数字逻辑课件第5章触发器及分析.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第五章 同步时序电路的分析,5.1,时序电路概述,5.2,双稳态元件,锁存器和触发器,5.3,同步时序电路的分析,5.1,时序电路概述,第四章中，我们介绍了组合电路的逻辑分析与设计。,组合电路是指电路在任何时刻产生的稳态输出仅仅取,决于该时刻输入变量取值组合，而与过去的输入值无关。,组合电路的特点：,（,1,）由逻辑门电路组成，不含任何记忆元件。,（,2,）信号是单向传输的，不存任何反馈回路。,时序电路与组合电路有本质上的区别。时序电路在任何时刻,产生的稳态输出不仅取决于该时刻电路的输入，而且与过去的输,入所产生的电路状态有关。,因此，时序电路必须具有记忆能力，用存储电路保存电路,状态。所谓时序，是指电路的状态与时间顺序有密切联系，电,路状态的变化（预定的操作）是按时间顺序逐个进行的。,组合逻辑电路,存储电路,5.1.1,时序电路的一般结构,从图中可看出，时序电路由组合电路和存储电路两部分构成，通过反馈回路将两部分连成一个整体。站在不同的角度，信号的含义有所不同。,组合逻辑电路,存储电路,时序电路的一般结构,外部输入,内部输入,外部输出,内部输出,外部输出函数：,内部输出（激励）函数：,组合逻辑电路,存储电路,时序电路的一般结构,存储电路输出,存储电路输入（激励、控制）,组合逻辑电路,存储电路,时序电路的一般结构,从状态的角度看,外部状态,内部状态，即时序电路的状态，简称状态。,对时序电路的研究，就是通过输入的变化规律，找出状态的变化规律，,得到输出的变化规律。一般用现态,Q(t),和次态,Q(t+1),来描述状态的改变。,现态,Q(t),变化前的状态,次态,Q(t+1),变化后的状态,Q(t),Q(t+1),时钟,5.1.2,时序电路的分类,组合变换,存储电路,组合电路,控制脉冲：,当整个存储电路在一个,CP,控制下工作时，称为同步时序电路，若在两个以上或没有,CP,控制，则称为异步时序电路。,输出函数：,5.1.3,时序电路的描述方法,次态方程,激励方程,输出方程,组合变换,存储电路,组合电路,次态真值表,输入 现态,次态,次态卡诺图,次态真值表的卡诺图形式。,状态表,状态转移表的简称，用表格的形式反映现态、输入、,输出、次态的关系。,输入,X,现态,Q(t),0,1,A,B,C,D,B,C,D,A,D,A,B,C,次态,Q(t+1),无外部输出的状态表,输入,X,现态,Q(t),0,1,A,B,C,D,B/0,C/0,D/0,A/1,D/1,A/0,B/0,C/0,次态,Q(t+1)/,输出,Z,Mealy,型,状态表,输入,X,现态,Q(t),0,1,输出,Z,A,B,C,D,B,C,D,A,D,A,B,C,0,0,0,1,Moore,型状态表,次态,Q(t+1)状态图,状态图是状态表的图形表示方式，直观。,A,B,0/0,Mealy,型,现态,次态,转换条件,输出,状态转换方向,读图（表）次序：,现态,输入,输出,次态,A/0,B,0,Moore,型,状态转换方向,现态,转换条件,次态,输出,读图（表）次序：,现态,输出,输入,次态,输入,X,现态,Q(t),0,1,A,B,C,D,B/0,C/0,D/0,A/1,D/1,A/0,B/0,C/0,次态,Q(t+1)/,输出,Z,Mealy,型,状态表,输入,X,现态,Q(t),0,1,输出,Z,A,B,C,D,B,C,D,A,D,A,B,C,0,0,0,1,Moore,型状态表,次态,Q(t+1),A,C,B,D,0/0,0/0,0/0,0/1,1/1,1/0,1/0,1/0,状态图,A/0,C/0,B/0,D/1,转换条件的变量形式。,状态图,5.2,双稳态元件,锁存器和触发器,双稳态元件是一种具有记忆功能的电子器件，通常指锁存器和触发器。,具有如下特点：,1.,有两个互补的输出端,Q,和,2.,有两个稳定状态。,Q=1,称为“,1”,状态；,Q=0,称为“,0”,状态。,当输入信号不发生变化时，输出状态稳定不变。,3.,在一定输入信号作用下，可从一个稳定状态转移到另一个,稳定状态。,4.,输入信号作用前的状态称为,现态,，记作：,Q,t,输入信号作用后的状态称为,次态,，记作：,Q,t+1,锁存器和触发器的区别：,锁存器利用电平控制数据的输入；,触发器利用脉冲或边沿控制数据的输入。,双稳态元件按其数据输入端的名称分为,SR,型、,JK,型、,D,型和,T,型。,锁存器和触发器是时序电路中的关键元件，要求掌握其外部特性,和逻辑功能,5.2.1,基本,SR,锁存器（,SetReset Latch,）,1,1,Q,/Q,1,0,1,由一对非门构成的双稳态电路。,有两个稳态。,1,1,Q,/Q,1,1,Q,/Q,0,1,但这两个稳态不能受控，需增加输入端。,不允许,由或非门构成的,SR,锁存器,S R,Q /Q,0 0,0 1,1 0,1 1,保持不变,0 1,1 0,0 0,功能表,S R Q(t),Q(t+1),0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,1,0,0,1,1,d,d,简化次态真值表,S R,Q(t+1),0 0,0 1,1 0,1 1,Q(t,),0,1,d,S R Q(t),Q(t+1),0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,1,0,0,1,1,d,d,次态真值表,SR,Q(t),00 01 11 10,0,1,Q(t+1),次态卡诺图,次态方程（特性方程、状态方程）,S,R,Q,时序图,逻辑符号,S,R,Q,Q,状态图（,SR,0,1,由与非门构成的,SR,锁存器。,1,1,S,R,基本,SR,锁存器的主要特点：,1.,结构简单,2.,具有置,0,、置,1,和保持功能，,状态方程为：,存在的问题：,1.,输入直接影响输出，给应用带来不便，抗干扰能力低。,2.,输入端,S,、,R,之间有约束。,在实际工作时，常常要求锁存器按照一定的时间节拍工作，这就需要增加使能输入端，当使能输入信号有效时，才允许输入影响输出。,5.2.2,带使能端的,SR,锁存器,为加强锁存器的可控性，增加使能端。,时序图,为避免逻辑冲突，,R,和,S,不允许同时为,1,。所以，仍未解决,S,、,R,之间的约束问题。,当,EN,有效时，简化状态方程,逻辑符号,S,EN,R,Q,Q,5.2.3 D,（,延迟型）锁存器,它的结构是在,SR,锁存器的基础上加一个非门而形成的。特性方程如下：,或者，在,SR,特性方程的基础上，用,D,代替,S,，,用 代替,R,，,得到特性方程：,EN D,Q /Q,1 0,1 1,0 d,0 1,1 0,保持不变,功能表,根据状态方程 可作出状态转移真值表：,EN,有效时简化,次态真值表,简化次态真值表,D,Q(t+1),0,1,0,1,简化的状态方程：,Q(t+1)=D,时序图,逻辑符号,引起振荡，产生“空翻现象”,5.2.4 JK,锁存器（复合型锁存器）,SR,锁存器输入端的约束条件，给应用带来麻烦，要求改进。最简单的想法就是用锁存器自身的状态来封堵。下图用,J,输入端代替,S,端，用,K,输入端代替,R,端。当,Q,为,0,时，封住,K,门，打开,J,门，因为此时无需复位操作；当,Q,为,1,时，封住,J,门，打开,K,门，此时无需置位操作，复位操作无阻。,功能表,即使加上使能控制信号，也无法做到精确把握,EN,的事件宽度，即无法解决,EN,有效期间的空翻问题。,当,J=K=EN=1,时，,产生空翻。,带使能输入端的,SR,锁存器、,D,锁存器、,JK,锁存器仍存在,EN,有效,期间输出随输入变化（甚至空翻）的问题，抗干扰性能较差。,5.2.5,主从,JK,触发器（,74XX70/71/72/73,）,由主从两组锁存器组成，下面一组是主锁存器，当,CP,为,1,时，输入信号,J,、,K,起作用。当,CP,由,1,变为,0,时，将锁存在主锁存器的状态输入从锁存器。这样，一个完整的数据存储，需要有一个完整脉冲的全过程，这个控制脉冲又称为触发脉冲，两个锁存器构成的电路称为触发器（,FlipFlop,）。,触发器：,次态真值表（特性表）,功能表,注意：此表中,CP,的,0,或,1,代表脉冲的有无。,次态卡诺图,Q(t+1),次态卡诺图,Q(t+1),状态方程：,J K,Q(t+1),0 0,0 1,1 0,1 1,Q,0,1,简化次态真值表,简化次态卡诺图（当,CP,有效时）,Q(t+1),简化状态方程,状态图（,J K,）,0,1,J K,Q(t+1),0 0,0 1,1 0,1 1,Q,0,1,简化次态真值表,00,01,10,11,00,10,01,11,逻辑符号,主从,JK,触发器的特点：,1.,主从结构，无空翻，输入之间无约束。,2.,存在一次变化问题，要求,CP=1,期间，输入,保持不变，所以抗干扰能力弱。,关于一次性变化问题，可参见,数字电子技术基础简明教程,余孟尝,主编，高等教育出版社出版，,P212,。,或答疑时探讨。,5.2.6,负边沿,JK,触发器（,74XX112/113,）,功能表,前面介绍的主从,JK,触发器要求一个完整的时钟脉冲，且在其,下降沿到来之前，输入端,J,、,K,必须稳定较长时间。而边沿触发器能,够满足输入信号的建立时间和保持时间较短的要求，应用更广泛。,当,CP,为,0,时，,3,门和,4,门均被封住，其输出为,1,。这时用与或非门组成的锁存器处于稳态，假设为,0,状态，,Q,输出,0,，,输出,1,。,当,CP,处于由,0,向,1,变化的上升沿时，首先使,1,门的左与门的输入端为,1,，和,为,1,的共同作用保证,Q,为,0,不变。虽然在,CP,为,1,状态时，,3,门和,4,门均被打开，若此时,J=K=1,，,则因 为,1,，而,3,门输出,0,，,K,门因,Q,为,0,而保持,1,。注意是由于,CP,为,1,的信号先于,3,门输出的,0,信号，因此保证了,Q,端输出为,0,不变。,当,CP,处于由,1,向,0,变化的下降沿时，由于,CP,的变化先于,3,门的输出变化，而形成,1,门的两个与门同时为,0,，,1,门输出端,Q,为,1,。这个,1,与,4,门输出的,1,共同使,端为,0,，封住,1,门的与门，确保,Q,为,1,，进入下一个稳态。,负边沿,J-K,触发器说明：,逻辑符号,当,CP,为,0,时，,3,、,4,门的输出为,1,，,1,、,2,门组成的,RS,锁存器保持状态不变。,6,门输出为,，,5,门输出为,D,。,当,CP,为,1,时，,RS,锁存器输入输出状态保持不变。,当,CP,为,时，,RS,锁存器进入锁存状态。,5.2.7,正边沿,D,触发器（,74XX74,）,当,CP,为,时，,3,门将,5,门输出的,D,传递输出为 。,若,D=1,，则,3,门输出为,0,，,Q=D=1,，,并通过,置,1,维持线,反馈至,5,门输入，确保,5,门稳定输出,1,，不再受,6,门的输出影响，即不再受输入端,D,的影响。同时通过,3,门至,4,门的,置,0,阻塞线,确保,4,门输出为,1,。,若,D=0,，则,3,门输出为,1,，与,6,门输出的,1,共同使,4,门输出为,0,，,Q=D=0,，,并通过,4,至,6,门的,置,0,维持线,确保输出为,1,，不再受输入端,D,变化的影响。,功能表,次态真值表（特性表）,注意：此表中,CP,的,0,或,1,代表脉冲上升沿的有无。,逻辑符号,次态方程,简化次态卡诺图,Q(t+1),5.2.8 T,触发器,T,触发器是一种计数型触发器，其功能为：当输入端,T,为,1,时，,每来一个计数脉冲,CP,，,输出就变反一次；当输入端,T,为,0,时，输出,保持不变。在这里，,T,相当于一个使能控制端。,逻辑符号,功能表,T CP,Q /Q,d 0,d 1,0 d,1 ,保持不变,保持不变,保持不变,变反,次态真值表（特性表）,注意：此表中,CP,的,0,或,1,代表脉冲沿的有无。,简化次态卡诺图,次态方程,比较,T,触发器和,JK,触发器的次态方程,T,触发器次态方程,JK,触发器次态方程,只要将,JK,触发器的,J,、,K,端接在一起，就构成了,T,触发器。,T,CP,Q,/Q,实际上，,T,触发器实现的就是,JK,触发器,J,、,K,为,00,或,11,时的功能。,在某些应用场合下，只需要计数功能，不需要使能端,T,，,我们,称之为,T,触发器。,逻辑符号,用,D,触发器实现的,T,触发器,1,用,JK,触发器实现的,T,触发器,也叫二分频器,5.2.9,不同触发器之间的相互转换,JK,触发器状态方程：,例,1:,将,JK,触发器转换为,D,触发器。,D,触发器状态方程：,例,2,：将,D,触发器转换为,JK,触发器。,例,3,将,D,触发器转换成,T,触发器。,D,触发器状态方程：,=1,T,CP,Q,/Q,双稳态电路,基本,SR,锁存器,增加输入端,带使能端,SR,锁存器,解决输入直接影响输出,问题：输入直接影响输出、输入约束。,JK,锁存器,解决约束，但空翻,D,锁存器,解决约束，但少输入端,带使能,JK,锁存器,使能有效时的空翻,主从,JK,触发器,需完整脉冲，存在一次变化,边沿,JK,触发器,边沿,D,触发器,实用,实用,T,触发器,T,触发器,存储电路中的记忆元件,双稳态元件（锁存器、触发器）的演变过程,归纳：双稳态元件,（,锁存器和触发器）的分析设计工具和方法,反映输出端与输入端的逻辑关系。,功能表,反映在输入端信号和触发器自身状态（现态）共同作用下，触发器的下一步状态（次态）。,次态真值表（特性表）,以输入信号为列信息，以触发器现态为行信息，参照卡诺图排列而成的矩阵图表，表中填有触发器次态信息。,次态卡诺图（状态表）,由特性表或状态表而写出的反映触发器次态函数的逻辑表达式。,次态方程,（特性方程、状态方程）,反映触发器状态及状态转换条件的直观图形。,状态图,反映触发器各信号之间的时间关系（时序）及时间参数的图形说明。,时序图,识别触发器的功能符号：,SR,（,复位置位）锁存器,D,（,延迟型）锁存器,主从结构（脉冲）,JK,触发器,负边沿,JK,触发器,正边沿,D,触发器,实际应用的器件通常带有异步清“,0”,端,R,和异步置“,1”,端,S,。,S,R,5.2.10,常用触发器的,Verilog,HDL,描述,/D,触发器,module D_FF(d,clk,q,qn,);,input d,clk,;,output q,qn,;,reg,q,qn,;,always (,posedge,clk,),begin,q =d;,qn,=d;,end,endmodule,敏感表的特点？,功能描述：非阻塞,增加异步清“,0”,功能？,/D,触发器,module D_FF(d,clk,reset,q,qn,);,input d,clk,reset,;,output q,qn,;,regq,qn,;,always (,posedge,clk,or,negedge,reset,),if(!reset)begin q=0;,qn,=1;end,else,begin,q =d;,qn,=d;,end,endmodule,reset,高,有效？低有效？,同步清“,0”,如何描述？,如何描述,clk,下降沿？,/JK,触发器,module JK_FF(j,k,clk,reset,q);,input j,k,clk,reset;,output q;,reg,q;,always (,negedge,clk,or,posedge,reset ),if(reset)q=0;,else,case(j,k ),2b00:q=q;,2b01:q=1b0;,2b10:q=1b1;,2b11:q=q;,endcase,endmodule,特点：,clk,下降沿，,清“,0”,端高有效，,只有一个输出。,作业：,P227,4.9 4.10,补充：,写出,SR,、,JK,、,D,、,T,触发器的状态方程和简化次态真值表。,用,Verilog,HDL,描述：,（,1,）上升沿触发，同步清“,0”,的,D,触发器；,（,2,）上升沿触发，异步清“,0”,的,JK,触发器；,（,3,）下降沿触发的,T,触发器；,