EDA课件第三章_1.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,EDA,技术与,VHDL,程序开发基础教程,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,重点内容：,VHDL,程序基本结构,VHDL,基本词法与基本语句,第,3,章,VHDL,硬件描述语言,一、硬件描述语言概述,硬件描述,语言,ABEL,AHDL,Verilog HDL,VHDL,美国国防部在,80,年代初提出了,VHSIC,（,Very High Speed Integrated Circuit,）计划，其目标之一是为下一代集成电路的生产，实现阶段性的工艺极限以及完成,10,万门级以上的设计，建立一项新的描述方法。,1981,年提出了一种新的,HDL,，称之为,VHSIC Hardware Description Language,，简称为,VHDL,。,IEEE,标准,VHDL,语言的主要优点,是一种多层次的硬件描述语言，覆盖面广，描述能力强。,即设计的原始描述可以是非常简练的描述，经过层层细化求精，最终成为可直接付诸生产的电路级或版图参数描述，整个过程都可以在,VHDL,的环境下进行。,VHDL,有良好的可读性,，,即可以被计算机接受，也容易被理解用,VHDL,书写的原文件，既是程序，又是文档，既是技术人员之间交换信息的文件，又可作为合同签约者之间的文件。,VHDL,本身的生命期长,。因为,VHDL,的硬件描述与工艺技术无关，不会因工艺变化而使描述过时。与工艺技术有关的参数可通过,VHDL,提供的属性加以描述，工艺改变时，只需修改相应程序中的属性参数即可。,支持大规模设计的分解和已有设计的再利用。,一个大规模设计不可能一个人独立完成，它将由多人，多项目组来共同完成。,VHDL,为设计的分解和设计的再利用提供了有力的支持。,VHDL,已成为,IEEE,承认的一个工业标准,，事实上已成为通用硬件描述语言。,Verilog,Verilog HDL,是在,C,语言的基础上发展起来的一种件描述语言，由,GDA(Gateway Design Automation),公司的,PhilMoorby,在1983年末首创，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年,Moorby,推出它的第三个商用仿真器,Verilog-XL,获得了巨大的成功，从而使得,Verilog HDL,迅速得到推广应用。,1989年,CADENCE,公司收购了,GDA,公司，使得,VerilogHDL,成为了该公司的独家专利。1990年,CADENCE,公司公开发表了,Verilog HDL,并成立,LVI,组织以促进,Verilog HDL,成为,IEEE,标准，即,IEEE Standard 1364-1995.,VHDL,和,Verilog,的比较,一、硬件描述语言概述,Verilog,：,易学易用,语法自由,底层建模,VHDL,：,语法严谨、层次清晰,系统级建模强,3.2 VHDL,的基本结构,库说明,包集合说明,实体说明,构造体描述,配置语句,库存放已编译的实体、构造体、包集合、和配置。相当于书库。,包集合存放各设计模块能共享的数据类型、常数和子程序。相当于书架。,实体用于说明所设计的系统的外部接口信号。,构造体用于描述系统内部的结构和行为。,配置用于从库中选取所需单元来组成系统设计的不同版本。,基,本,单,元,3.2 VHDL,的基本结构,库、程序包,实体（,Entity,）,结构体,（,Architecture,）,进程 或其它并行结构,配置（,Configuration,）,库（,Library,）是经编译后的数据的集合，它存放包集合定义、实体定义、构造体定义和配置定义。,一、库和程序包,程序包,IEEE,标准的标准程序包,设计者自身设计的程序包,设计中的子程序和公用数据类型的集合。,包和库具有这样的关系：,多个过程和函数汇集在一起构成包集合，而几个包汇集在一起就形成一个库。,一、库和程序包,库和包放在,VHDL,程序的最前面，表示以后在实体或结构体中要用到数据类型包中的数据类型。,第一个语句是“,LIBRARY,库名”，表明使用什么库,。,第二个语句,说明要使用的是库中哪一个包以及包中的项目名（如过程名、函数名等），,如：,USE LIBRARY_name.package_name.ITEM.name,所以，,一,般在使用库时首先要用两条语句对库进行说明,。例如：,LIBRARY IEEE,；,USE IEEE.STD_LOGIC_1164.ALL;,上述表明，在该,VHDL,语言程序中要使用,IEEE,库中,STD_LOGIC_1164,包集合的所有项目。这里，项目名为,ALL,，表示包集合的所有项目都要用。,关于,IEEE,库,在,IEEE,库中有一个“,STD_LOGIC_1164,”,的包集合，它是,IEEE,正式认可的,标准包集合,。现在有些公司，如,SYNOPSYS,公司也提供一些包集合,“STD_LOGIC_ARITH”,、“,STD_LOGIC_UNSIGNED”,，尽管它们没有得到,IEEE,的承认，但是仍汇集在,IEEE,库中。,VHDL,语言设计的基本单元及其构成,VHDL,语言设计的基本单元（,Design Entity,），就是,VHDL,语言的一个基本设计实体。,设计的基本单元,实体说明,构造体,基本单元举例,ENTITY mux IS,GENERIC(m:TIME:=1ns);,PORT(d0,d1,sel:IN BIT;,q:OUT BIT);,END ENTITY,mux;,ARCHITECTURE,connect,OF mux IS,SIGNAL tmp:BIT;,BEGIN,cale,:PROCESS(d0,d1,sel)IS,VARIABLE tmp1,tmp2,tmp3:BIT;,BEGIN,tmp1:=d0 AND sel;,tmp2:=d1 AND(NOT sel);,tmp3:=tmp1 OR tmp2;,tmp=tmp3;,q=tmp AFTER m;,END PROCESS,cale,;,END ARCHITECTURE,connect;,以下二选一电路的,VHDL,描述，可以看成是一个设计的基本单元。,实体说明,构造体,实体说明是二选一器件外部引脚的定义,构造体描述了二选一器件的逻辑电路和逻辑关系,实体说明,实体说明具有如下的结构：,ENTITY,实体名,IS,类属参数说明,；,端口说明,；,END,ENTITY,实体名；,实体说明以“,ENTITTY,实体名,IS,”,开始至“,END ENTITTY,实体名,”结束。这里大写字母表示实体说明的框架。实际上，,对,VHDL,而言，大写或小写都一视同仁，不加区分,。这里仅仅是为了阅读方便而加以区分的。,实体,提供设计模块的接口信息，是,VHDL,设计电路的最基本部分。,一个模块中仅有一个设计实体。,ENTITY,、,IS,、,PORT,、,IN,、,OUT,和,END,为关键字；,ENTITY.END,之间表示实体内容；,kxor,表示实体的名称，即电路的符号名；,PORT,端口（引脚）信息关键字，描述了信号的流向；,IN,输入模式；,OUT,输出模式；,std_logic,表示信号取值的类型为标准逻辑。,kxor,a1,b1,c1,例：,ENTITY,kxor,IS,PORT,(a1,b1:,IN,std_logic;,c1:,OUTstd_logic);,END,kxor;,1,、类属参数说明,ENTITY mux IS,GENERIC(m:TIME:=1ns);,PORT(d0,d1,sel:IN BIT;,q:OUT BIT);,END mux;,ARCHITECTURE connect OF mux IS,SIGNAL tmp:BIT;,BEGIN,cale:PROCESS(d0,d1,sel),VARIABLE tmp1,tmp2,tmp3:BIT;,BEGIN,tmp1:=d0 AND sel;,tmp2:=d1 AND(NOT sel);,tmp3:=tmp1 OR tmp2;,tmp=tmp3;,q=tmp AFTER m;,END PROCESS;,END ENTITY,connect;,该语句指定了构造体内,m,的值为,1ns,。,在本例中，,GENERIC,利用类属参数为,tmp,建立一个延迟值。,类属说明的作用：确定实体或组件中定义的局部常数。模块化设计时多用于不同层次模块之间信息的传递。可从外部改变内部电路结构和规模。类属说明必须放在端口说明之前，用于指定参数。,2,、端口说明,端口说明是对基本设计实体（单元）与外部接口的描述，也可以说是对外部引脚信号的名称、数据类型和输入、输出方向的描述。其一般书写格式如下：,PORT,（端口名,，端口名,：,方向 数据类型名；,端口名,，端口名,方向 数据类型名,）；,(1),端口名,端口名是赋予每个外部引脚的名称，通常用一个或几个英文字母，或者用英文字母加数字命名之。,ENTITY mux IS,GENERIC(m:TIME:=1ns);,PORT(,d0,d1,sel,:IN BIT;,q,:OUT BIT);,END ENTITY,mux;,ARCHITECTURE connect OF mux IS,SIGNAL tmp:BIT;,BEGIN,cale:PROCESS(d0,d1,sel)IS,VARIABLE tmp1,tmp2,tmp3:BIT;,BEGIN,tmp1:=d0 AND sel;,tmp2:=d1 ANDNOT sel);,tmp3:=tmp1 OR tmp2;,tmp=tmp3;,q=tmp AFTER m;,END PROCESS cale;,END ARCHITECTURE,connect;,此例中的外部引脚为,d0,，,d1,，,sel,，,q,。,(2),端口方向,端口方向用来,定义外部引脚的信号方向是输入还是输出,。,凡是用,“,IN”,进行方向说明的端口，其信号自端口输入到构造体，而构造体内部的信号不能从该端口输出。相反，凡是用,“,OUT”,进行方向说明的端口，其信号将从构造体内经端口输出，而不能通过该端口向构造体输入信号。,另外，,“,INOUT”,用以说明该端口是双向的，可以输入也可以输出；,“,BUFFER”,用以说明该端口可以输出信号，且在构造体内部也可以利用该输出信号,。,(2),端口方向（续）,方向定义,含义,IN,输入,OUT,输出（构造体内部不能再使用）,INOUT,双向,BUFFER,输出（构造体内部可再使用）,端口方向说明,OUT,与,BUFFER,在定义输出端口时的区别,在（,a,）中，锁存器的输出端口被说明为“,OUT”,，而在（,b,）中，锁存器的输出被说明为“,BUFFER”,。从图中可以看到，如果构造体内部要使用该信号，那么锁存器的输出端必须说明为“,BUFFER”,，而不能用“,OUT”,说明。,（,b,）说明了，当一个构造体用“,BUFFER”,说明输出端口时，与其连接的另一个构造体的端口也要用“,BUFFER”,说明。对于“,OUT”,则没有这样的要求。,(3),数据类型,在,VHDL,语言中有,10,种数据类型,，,但是在逻辑电路设计中,只用到两种,：,BIT,和,BIT_VECTOR,。,当端口被说明为,BIT,数据类型时，该端口的信号取值只可能是“,1”,或“,0”,。,注意，这里的“,1”,和“,0”,是指逻辑值。,所以,BIT,数据类型是位逻辑数据类型，其取值只能是两个逻辑值（“,1”,和“,0”,）中的一个。,当端口被说明为,BIT_VECTOR,数据类型时，该端口的,取值可能是一组二进制位的值,。,例如某一数据总线输出端口，具有,8,位的总线宽度。那么这样的总线端口的数据类型可以被说明成,BIT_VECTOR,。总线端口上的值由,8,位二进制位的值所确定。,(4),端口说明举例,1,PORT(d0,d1,sel:IN BIT;,q:OUT BIT;,bus:OUT BIT_VECTOR(7 DOWNTO 0),);,该例中,d0,d1,sel,q,都是,BIT,数据类型，而,bus,是,BIT_VECTOR,类型，（,7 DOWNTO 0,）表示该,bus,端口是一个,8,位端口，由,B,7,B,0,8,位构成。位矢量长度为,8,位。,(5),端口说明举例,2,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY mu IS,PORT(d0,d1,sel:IN STD_LOGIC;,q:OUT STD_LOGIC;,bus:OUT STD_LOGIC_VECTOR(7 DOWNTO0),);,END ENTITY mu;,该例中,BIT,类型用,STD_LOGIC,说明，而,bus,则用,STD_LOGIC_VECTOR,（,7 DOWNTO 0,）说明。,在用,STD_LOGIC,和,STD_LOGIC_VECTOR,说明时，在实体说明以前必须增加例中所示的两个语句,，,以便在对,VHDL,语言程序编译时，从指定库的包集合中寻找数据类型的定义。,3.2.4,构造体,构造体,具体地指明了该基本设计单元的行为、元件及内部的连接关系，也就是说它定义了设计单元具体的功能,。构造体对其基本设计单元的输入输出关系可以用,3,种方式进行描述，即,行为描述（基本设计单元的数学模型描述）,、,寄存器传输描述（数据流描述）,和,结构描述（逻辑元件连接描述,）。不同的描述方式，只体现在描述语句上，而构造体的结构是完全一样的。,由于,构造体,是对实体功能的具体描述，因此它,一定要跟在实体的后面,。,实体与构造体的关系：,设计实体,构造体,1,构造体,2,构造体,3,构造体,n,。,。,。,一个设计实体可有多个构造体，代表实体的多种实现方式。各个构造体的地位相同。,kxor,a1,b1,c1,a1,b1,c1,构造体的具体结构,ARCHITECTURE,构造体名,OF,实体名,IS,定义语句,内部信号，常数，数据类型，函数等的定义；,BEGIN,并行处理语句,；,END,ARCHITECTURE,构造体名；,一个构造体从“,ARCHITECTURE,构造体名,OF,实体名,IS,”,开始，至“,END ARCHITECTURE,构造体名,”结束。下面对构造体的有关内容和书写方法作一说明。,1,、构造体名称的命名,构造体的名称是对本构造体的命名，它是该构造体的唯一名称。,OF,后面紧跟的实体名表明了该构造体所对应的是哪一个实体。用,IS,来结束构造体的命名。,构造体的名称可以由设计者自由命名。但是在大多数的文献和资料中，通常把构造体的名称命名为,behavioral,（行为），,dataflow,（数据流）或者,structural,（结构）。这,3,个名称实际上是,3,种构造体描述方式的名称。当设计者用某一种描述方式来描述构造体时，该构造体的名称就命名为那一个名称。这样，使得阅读,VHDL,语言程序的人能直接了解设计者所采用的描述方式。例如，使用结构描述方式来描述二选一电路，那么二选一电路的构造体就可以这样命名：,ARCHITECTURE,structural,OF mux IS,2,、定义语句,定义语句位于,ARCHITECTURE,和,BEGIN,之间，用于对构造体内部所使用的信号、常数、数据类型和函数等进行定义。例如：,ARCHITECTURE,behav,OF,mux,IS,SIGNAL,nes1,:BIT;,BEGIN,END,ARCHITECTURE,behav,;,信号定义和端口说明的语句一样，应有信号名和数据类型的说明。因它是内部连接用的信号，故没有也不需要有方向说明。,3,、结构体的功能描述方式,并行处理语句结构描述,*,直接在结构体中编写实现功能的语句，如逻辑、赋值等语句；,子结构描述,*BLOCK,语句结构,*,PROCESS,语句结构,*,SUBPROGRAMS,结构,内部语句顺序执行各种语句结构是并行执行的,并行处理语句结构,并行处理语句处于语句,BEGIN,和,END,之间，这些语句具体地描述了构造体的行为及其连接关系。例如，二选一的数据流方式描述可以写为：,ENTITY mux IS,PORT(d0,d1:IN BIT;,sel:IN BIT;,q:OUT BIT);,END mux;,ARCHITECTURE dataflow OF mux IS,SIGNAL s1,s2:BIT;,BEGIN,s1=d0 AND sel;,s2=(NOT sel AND d1;,q=s1 OR s2;,END ARCHITECTURE dataflow;,并行语句,在构造体中的语句都是可以并行执行的，也就是说，语句的执行不以书写的语句顺序为执行顺序。,构造体的子结构描述,在规模较大的电路设计中，全部电路都用唯一的一个模块来描述是非常不方便的。为此，电路设计者总希望将整个电路分成若干个相对比较独立的模块来进行电路的描述。这样，,一个构造体可以用几个子结构，即相对比较独立的几个模块来构成。,VHDL,语言可以有以下,3,种形式的子结构描述语句：,*BLOCK,语句结构,*,PROCESS,语句结构,*,SUBPROGRAMS,结构,BLOCK,语句的结构,采用,BLOCK,语句描述局部电路的书写格式如下所示：,块结构名：,BLOCK,BEGIN,END,BLOCK,块结构名；,1,、,BLOCK,语句的结构举例,采用,BLOCK,语句来描述二选一电路如下：,ENTITY mux IS,PORT(d0,d1,sel:IN BIT;,q:OUT BIT);,END mux;,ARCHITECTURE connect OF mux IS,SIGNAL tmp1,tmp2,tmp3:BIT;,BEGIN,cale:,BLOCK,BEGIN,tmp1=d0 AND sel;,tmp2=d1 AND(NOT sel);,tmp3=tmp1 OR tmp2;,q=tmp3;,END BLOCK,cale;,END connect;,该程序的构造体中只有一个,BLOCK,块，如果电路较复杂时就可以由几个,BLOCK,块组成。,2,、,BLOCK,块和子原理图的关系,VHDL,语言中电路的构造体对应整个电原理图，而构造体可以由多个,BLOCK,块构成，每一个,BLOCK,块对应一张子原理图。这样电原理图的分割关系和,VHDL,语言程序中用,BLOCK,分割构造体的关系是一一对应的。,在用其它高级语言编程时，总希望程序模块小一点，以利于编程和查错，也利于实现积木化结构。同理，在,VHDL,语言中采用,BLOCK,块对编程、查错、仿真及再利用都会带来很大的好处。,3,、,BLOCK,中语句的并发性,在对程序进行仿真时，,BLOCK,语句中所描述的各个语句是可以并行执行的它和书写顺序无关。,在,VHDL,语言中将这样可以并行执行的语句称为并发语句（,Concurrent Statement,）。,当然在构造体内直接书写的语句也是并发的。在,VHDL,语言中也存在只能顺序执行的语句，这一点将在后面再介绍。,PROCESS,语句的结构,采用,PROCESS,语句描述电路结构的书写格式如下所示：,进程名,：,PROCESS,（信号,1,，信号,2,，,）,IS,BEGIN,END PROCESS,；,进程名可以有也可以省略。,PROCESS,语句从,PROCESS,开始至,END PROCESS,结束。执行,PROCESS,语句时，通常带有若干个信号量（敏感信号）这些信号量将在,PROCESS,结构的语句中被使用。,1,、,PROCESS,语句的结构举例,ENTITY mux IS,PORT(d0,d1,sel:IN BIT;,q:OUT BIT);,END mux;,ARCHITECTURE connect OF mux IS,BEGIN,cale:,PROCESS(d0,d1,sel)IS,VARIABLE tmp1,tmp2,tmp3:BIT;,BEGIN,tmp1,:=,d0 AND sel;,tmp2,:=,d1 AND(NOT sel);,tmp3,:=,tmp1 OR tmp2;,q=tmp3;,END PROCESS cale;,END connect;,程序中,tmp1,，,tmp2,和,tmp3,是变量。,直接用并行语句描述结构体时能定义变量吗？,2,、,PROCESS,中语句的顺序性,在,VHDL,中，与,BLOCK,语句一样，某一个功能独立的电路，在设计时也可以用一个,PROCESS,语句结构来描述。,与,BLOCK,语句不同的是，在系统仿真时，,PROCESS,结构中的语句是按顺序一条一条向下执行的，而不像,BLOCK,中的语句可以并行执行。,这一点与单处理机上执行,C,语言和,Pascal,语言的语句是完全一样的。在后面还会提到，在,VHDL,语言中，这种,顺序执行的语句只在,PROCESS,和,SUBPROGRAMS,的结构中使用。,3,、,PROCESS,的启动,在,PROCESS,的语句中总是带有,1,个或几个信号量。这些信号量是,PROCESS,的输入信号，在书写时跟在“,PROCESS”,后面的括号中。例如，,PROCESS,（,d0,d1,sel,）,。该语句中,d0,d1,sel,都是信号量。在,VHDL,语言中也称做,敏感量,。这些信号无论哪一个发生变化（如由“,0”,变“,1”,或者由“,1”,变“,0”,）都将启动该,PROCESS,语句。一旦启动以后，,PROCESS,中的语句将从上到下逐句执行一遍。当最后一个语句执行完毕以后，就返回到开始的,PROCESS,语句，等待下一次变化的出现。这样，,只要,PROCESS,中指定的信号变化一次，该,PROCESS,语句就会执行一遍,。,在实际的程序设计中，同一个构造体中可以有多个进程存在，而且各,PROCESS,之间,还可以一边进行通信,，一边,并行地执行,。,SUBPROGRAM,语句的结构,所谓子程序就是在主程序调用它以后能将处理结果返回主程序的程序模块，其含义和其它高级语言中的子程序概念相当。它可以反复调用，使用非常方便。子程序在调用时首先要进行初始化，执行结束后子程序就终止。再调用时要再进行初始化。因此,子程序内部的值不能保持，子程序返回以后才能被再调用，它是一个非重入的程序,。,在,VHDL,中子程序有两种类型：过程（,Procedure,）,*函数（,Function,）,其中，“过程”与其它高级语言中的子程序相当；而“函数”与其它高级语言中的函数相当。,1,、过程语句的结构,在,VHDL,语言中，过程语句的书写格式如下：,PROCEDURE,过程名（参数,1,，参数,2,，,）,IS,定义语句,；,（变量等定义）,BEGIN,顺序处理语句,；,（过程的语句）,END,过程名；,在,PROCEDURE,结构中，参数可以是输入也可以是输出。也就是说，过程中的输入输出参数都应列在紧跟过程名的括号内。,过程结构中语句的顺序性,前面已经提到，,PROCESS,结构中的语句是顺序执行的，在,过程结构中的语句也是顺序执行的。,调用者在调用过程前应先将初始值传递给过程的输入参数。然后过程语句启动，按顺序自上至下执行过程结构中的语句，执行结束，将输出值拷贝到调用者的“,OUT”,和“,INOUT”,所定义的变量或信号中。,2,、函数语句的结构,在,VHDL,语言中，函数语句的书写格式如下：,FUNCTION,函数名（参数,1,，参数,2,，,）,RETURN,数据类型名,IS,定义语句,；,BEGIN,顺序处理语句,；,RETURN,返回变量名,；,END,函数名,；,在,VHDL,语言中，,FUNCTION,语句中括号内的所有参数都是输入参数或称输入信号。因此在,括号内指定端口方向的“,IN”,可以省略。,FUNCTION,的输入值由调用者拷贝到输入参数中，如果没有特别指定，在,FUNCTION,语句中按常数处理。,通常各种功能的,FUNCTION,语句的程序都被集中在包集合（,Package,）中,。,