常用的时序逻辑电路.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,5.4,若干常用的时序逻辑电路,5.4.2,计数器,5.4.1,寄存器,5.4.3,序列码发生器,5.4.4,数字电子钟,小 结,5.3.1,寄存器,移位寄存器,寄存器,单向移位寄存器,双向移位寄存器,寄存器的分类：,一、寄存器,四个同步,RS,触发器构成,2.,功能,:,74LS75,真值表,输入 输出,CP D Q,保持,1 1 0,1,0 1,1.,逻辑图,1,、中规模寄存器,74LS75,2,、中规模寄存器,74LS175,四个维持阻塞,D,触发器构成,2.,功能,:,74LS175,真值表,输入 输出,R CP D Q,0 1,1 0,0 1,Q,0,1.,逻辑图,3,、中规模寄存器,CC4076,异步置,0,、输出三态控制、保持,2.,CC4076,功能,:,LD,A,+LD,B,=1,装入数据,LD,A,+LD,B,=0,保持,EN,A,=EN,B,=0,输出允许,EN,A,+EN,B,=1,高阻,R,D,=0,清,0,1.,逻辑图,74LS75,、,74LS175,、,CC4076,均为并行输入,并行输出二、移位寄存器,假设,4,是低位寄存器，,1,是高位寄存器,由,D,触发器的特性方程可知：,在,CP,脉冲的作用下，低位触发器的,状态送给高位，做高位的次态输出,左移寄存器,欲存入数码,1011,，,1,0,1,1,采用串行输入，只有一个数据输入端,？,解决的办法：,在,CP,脉冲的作用下，依次送入数码,左移寄存器：,先送高位，后送低位,右移寄存器：,先送低位，后送高位,由于该电路为一左移寄存器，数码输入顺序为：,1,0,1,1,CP,Q,4,Q,3,Q,2,Q,1,欲存入数码,1011,即,D,1,D,2,D,3,D,4,=1011,1,1(D,1,),2,0(D,2,)1(D,1,),31(D,3,)0(D,2,)1(D,1,),4,1(D,4,)1(D,3,)0(D,2,)1(D,1,),1,0,1,1,CT74195,功能表,输,入,输,出,Q,0,Q,1,Q,2,Q,3,3,Q,1,0,d,0,d,3,0 0 0 0,1,d,0,d,1,d,2,d,3,3,d,1,0 1,Q,00,Q,10,Q,20,Q,30,30,Q,1,1,0 1,Q,0n,Q,0n,Q,1n,Q,2n,n,2,Q,1,1,0 0,0 Q,0n,Q,1n,Q,2n,n,2,Q,1,1,1 1,1 Q,0n,Q,1n,Q,2n,n,2,Q,0,3,R CP,LD,SH,D,0,D,J,K,1,1,1 0,n,0,Q,Q,0n,Q,1n,Q,2n,n,2,Q,四位单向移位寄存器,CT74195,四位单向移位寄存器,CT74195,1.,清零：,R=0,时，输出为,“,0000,”,2,送数：,R=1,，,SH/LD=0,时，当,CP,时，执行并行送数,3,右移：,R=1,，,SH/LD=1,时，,CP,时,，执行右移：,Q,0,由,JK,决定,Q,0,Q,1,，,Q,1,Q,2,，,Q,2,Q,3,（二）功能,（一）逻辑符号,输入,输出,1,2,3,d,0,d,3,保,持,d,0,d,1,d,2,d,3,Q,Q,Q,0n,1n,2n,0,Q,0n,Q,1n,Q,2n,Q,Q,Q,1n,2n,3n,Q,Q,Q,1n,2n,3n,0,R,CP,D,SR,D,0,D,3,M,B,M,A,D,SL,保,持,四位双向移位寄存器,CT74194,CT74194,功能表,注：,0-,最高位,.3-,最低位,1.,当,R=0,时，异步清零,2.,当,M,A,M,B,时，并行送数,3.,当,M,A,M,B,时，保持,4.,当,M,A,=1,，,M,B,=0,时，,右移,且数据从,D,SR,端串行输入,5.,当,M,A,=0,、,M,B,=1,时，,左移,且数据从,D,SL,端串行输入,三、四位双向移位寄存器,CT74194,（二）功能,（一）逻辑符号,5.4.2,计数器,分类,同步,异步,任意进制,移位寄存器型,用来计算输入脉冲数目,按触发器翻转方式：同步和异步计数器,按编码方式：二进制、二,十进制、循环码计数器等,按数字增减：加法、减法和可逆计数器,按计数容量：十进制、六十进制计数器等,1,、计数器的分类,返回,2,、同步计数器,一、同步二进制计数器,同步二进制加法计数器,同步二进制减法计数器,同步二进制可逆计数器,二、同步十进制计数器,返回,一、同步二进制计数器,原理,：由二进制加法运算规则可知，在一个多位二进制数的末尾加,1,时，若其中第,i,位以下各位皆为,1,时，则第,i,位及以下各位均改变状态。,例：,1 0 0 0 0 1 1 1,1,1 0 0 0 1 0 0 0,最低,4,位数都改变了状态，而高,4,位未改变。,1,、同步二进制加法计数器,原理,如果用,T,触发器构成同步计数器时，则每次,CP,信号到达时，应使该翻转的那些触发器的输入控制端,T,i,1,，,不该翻转的,T,i,0,；,如果用,T,/,触发器构成同步计数器时，则每次,CP,信号到达时只能加到该翻转的那些触发器的,CP,输入端上，而不能加到那些不该翻转的触发器。,结论,当计数器用,T,触发器构成时，第,i,位触发器输入端的逻辑式应为：,Q,0,在每次输入计数脉冲时，都要翻转。,按照这一原理，即可设计一四位二进制同步加法计数器。,各触发器的驱动方程：,电路的输出方程：,电路的状态方程：,将上式代入,T,触发器的,特性方程得到,电路的状态状态转换表及状态转换图见教材,P243,，,时序图,为,由时序图可见,也叫做,分频器,。,Q,3,每输入,16,个计数脉冲，产生一个进位信号，所以又把这个电路叫做,十六进制计数器,。,计数器容量,：计数器能计到的最大数。,在实际生产的芯片中，还附加了一些控制电路，以增加电路的功能和使用的灵活性。如,74161,返回,四位二进制同步计数器,C,T74161,四个主从,J-K,触发器构成,D,3,D,0,:,数据输入端（,高,低）,C,：,进位端,CP:,时钟,输入，上升沿,有效,R,D,:,异步置零,LD:,同步预置数控制端,Q,3,Q,0,:,输出端,，,高位,低位,EP,、,ET,：,使能端，工作状态控制，多片级联,四位二进制同步计数器,C,T74163,采用,同步清零,方式,。,当,R=0,时，只有当,CP,的,上升沿,来到时,输出,Q,D,Q,C,Q,B,Q,A,才被全部清零,1,、外引线排列和,CT74161,相同,2,、置数，计数，保持等功能与,CT74161,相同,3,、清零功能与,CT74161,不同,返回,一、同步二进制计数器,原理,：由二进制减法运算规则可知，在一个,n,位二进制数的末尾减,1,时，只有第,i,位以下各位皆为,0,时，再减,1,才能使触发器第,i,位翻转。,例：,1 0 1 1 1 0 0 0,1,1 0 1 1 0 1 1 1,最低,4,位数都改变了状态，而高,4,位未改变。,2,、同步二进制减法计数器,当计数器用,T,触发器构成时，第,i,位触发器输入端的逻辑式应为：,结论,Q,0,在每次输入计数脉冲时，都要翻转。,根据上式接成的同步二进制减法计数器电路如图所示。,同样，在实际生产的芯片中，还附加了一些控制电路，以增加电路的功能和使用的灵活性。如,CC14526,如：,74LS191,3,、同步二进制可逆计数器,既能进行递增计数，又,能进行递减计数,一、同步二进制计数器,返回,C/B,：,进借位输出,CP,O,：,串行时钟输出端,时序图,特点,：单时钟结构,双时钟结构：如,74LS193返回,四位二进制可逆计数器,CT74193,输 入 输 出,CP,U,CP,D,RLD A B C D Q,A,Q,B,Q,C,Q,D,1,0 000,0 0,A,B C D,ABCD,1,0,1,加法计数,1,0,1,减法计数,1 1 0 1,保持,CT74193,功能表,四位二进制可逆计数器,CT74193,D,A,:,高位,低位,CP,U,，,CP,D,:,双时钟输入,R,:,异步清除,高电平,有效,LD,:,异,步预置,低电平,有效,Q,D,Q,A,:,高位,低位,（一）、逻辑符号,加到最大值时,产生进位信号,Q,CC,=0,减到最大值时,产生借位信号,Q,DD,=0,返回,二、同步十进制计数器,自阅教材,P250,255,同步十进制加法计数器,74160,，功能与,74161,相同，不同之处是,74161,是十六进制。,同步十进制可逆计数器,74190,，功能与,74191,相同，不同之处是,74191,是十六进制,返回,3,、异步计数器,二、异步十进制计数器,一、异步二进制计数器,三、异步二,十进制计数器,一、异步二进制计数器,（,1,）异步二进制,加法,计数器的构成方法,方法,：,若使用,下降沿,动作的,T,触发器，将低位触发器的,Q,端接至高位触发器的时钟输入端。,用,上沿,触发的,T,触发器，将低位触发器的,端接至高位触发器的时钟输入端。,一、异步二进制计数器,2,）异步二进制,减法,计数器的构成方法,方法,：,若使用,下降沿,动作的,T,触发器，将低位触发器的,端接至高位触发器的时钟输入端。,用,上沿,触发的,T,触发器，将低位触发器的,Q,端接至高位触发器的时钟输入端。,异步二进制计数器的构成方法,将低位触发器的,一个输出端接至高位触发器的时钟输入端。,用,下降沿,动作的,T,触发器时，加法计数器以,Q,端为输出端；减法计数器以 端为输出端。,用,上沿,触发的,T,触发器，加法计数器以 端为输出端；减法计数器以,Q,端为输出端。,目前常见的异步二进制加法计数器产品有：,4,位：,74LS293,、,74LS393,、,74HC393,7,位：CC4024,12,位：,CC4040,14,位：,CC4060,二、异步十进制计数器,构成思想：,如何使,4,位二进制计数器在计数过程中跳过从,1010,到,1111,六个状态。,优点,：,结构简单,缺点,：,工作频率低；电路状态译码时存在竞争,冒险现象。,应用实例：,74LS290,输 入 输 出,CP,R,0,（,1,）,R,0,（,2,）,S,9,（,1,）,S,9,（,2,）,Q,A,Q,B,Q,C,Q,D,11 0,0 0 0 0,11,0 0 0 0 0,1 1 1 0 0 1,0,0,计 数,0,0,0,0,0 0,异步计数器,CT74290,异步计数器,CT74290,(1),触发器,A,：模,2,CP,A,入,Q,A,出,(2),触发器,B,、,C,、,D,：模,5,异步计数器,CP,B,入,Q,D,Q,B,出,CP,A,、,CP,B,:,时钟,输入端,R,01,、,R,02,:,直接清零端,S,91,、,S,92,:,置,9,端,Q,D,Q,A,:,高位,低位,逻辑符号,1.,直接清零：当,R,01,=R,02,=1,，,S,91,、,S,92,有低电平时,，,输出“,0000,”,状态。与,CP,无关,2.,置,9,：当,S,91,=,S,92,=1,时，,输出,1001,状态,3.,计数：,当,R,01,、,R,02,及,S,91,、,S,92,有低电平时,，且当有,CP,下降沿,时，即可以实现计数,功能,异步计数器,CT74290,在外部将,Q,A,和,CP,B,连接,构成,8421BCD,码计数器,CP,A,入,Q,D,Q,A,出,在外部将,Q,D,和,CP,A,连接,构成,5421BCD,码计数器,CP,B,入,Q,A,Q,D,Q,C,Q,B,出,4,、任意进制计数器的构成方法,（,4,）,M,N,的情况,（,5,）,M,N,的情况,假定已有,N,进制计数器，,需要得到,M,进制计数器,（,1,）同步预置法,（,2,）反馈清零法,（,3,）多次预置法,（三）,CT74161/CT74163,功能扩展,连接成任意模,M,的计数器,1,、同步预置法,2,、反馈清零法,3,、多次预置法,态序表,计数 输 出,N Q,D,Q,C,Q,B,Q,A,0 0 1 1 0,1 0 1 1 1,2 1 0 0 0,3 1 0 0 1,4 1 0 1 0,5 1 0 1 1,6 1 1 0 0,7 1 1 0 1,8 1 1 1 0,9 1 1 1 1,例,1:,设计,M=10,计数器,1.,同步预置法,方法一,:,采用后十种状态,0,1,1,0,Q,CC,=1,0,1,1,0,0,态序表,计数 输 出,N Q,D,Q,C,Q,B,Q,A,0 0 0 0 0,1 0 0 0 1,2 0 0 1 0,3 0 0 1 1,4 0 1 0 0,5 0 1 0 1,6 0 1 1 0,7 0 1 1 1,8 1 0 0 0,9 1 0 0 1,例,1:,设计,M=10,计数器,方法二,:,采用前十 种状态,0,0,0,0,1,0,0,1,0,0,0,0,0,1.,同步预置法,仿 真,例,2:,同步预置法,设计,M=24,计数器,0,0,0,1,1,0,0,0,0,1,0,0,0,0,0,0,0,（24）,10,=（,11000）,2,需 两 片,初态为：,0000 0001,终态：,00011000,态序表,N Q,D,Q,C,Q,B,Q,A,0 0 0 0 0,1 0 0 0 1,2 0 0 1 0,3 0 0 1 1,4 0 1 0 05 0 1 0 1,6 0 1 1 0,7 0 1 1 1,8 1 0 0 0,9 1 0 0 1,10 1 0 1 0,11 1 0 1 1,12 1 1 0 0,采用,CT74161,2.,反馈清零法,例,1:,分析图示电路的功能,0,0,0,0,0,1,1,态序表,N Q,D,Q,C,Q,B,Q,A,0 0 0 0 0,1 0 0 0 1,2 0 0 1 0,3 0 0 1 1,4 0 1 0 0,5 0 1 0 1,6 0 1 1 0,7 0 1 1 1,8 1 0 0 0,9 1 0 0 1,采用,CT74161,例,2:,组成模,9,计数器,2.,反馈清零法,0,0,0,0,0,例,2:,M=13,计数器,态序表,N Q,D,Q,C,Q,B,Q,A,0 0 0 0 0,1 0 0 0 1,2 0 0 1 0,3 0 0 1 1,4 0 1 0 0,5 0 1 0 1,6 0 1 1 0,7 0 1 1 1,8 1 0 0 0,9 1 0 0 1,10 1 0 1 0,11 1 0 1 1,12 1 1 0 0,采用,CT74163,0,0,0,0,0,2.,反馈清零法,仿 真,M=10,计数器,态序表,N Q,D,Q,C,Q,B,Q,A,0 0 0 0 0,3.,多次预置法,例,1:,分析电路功能,2 0 1 0 1,3 0 1 1 0,4 0 1 1 1,5 1 0 0 0,7 1 1 0 1,8 1 1 1 0,9 1 1 1 1,1 0 1 0 0,6 1 1 0 0,连接成任意模,M,的计数器,1,、接成,M16,的计数器,CT74193,功能扩展,四位二进制可逆计数器,CT74193,态序表,N Q,D,Q,C,Q,B,Q,A,0 0 1 1 0,1 0 1 1 1,2 1 0 0 0,3 1 0 0 1,4 1 0 1 0,5 1 0 1 1,6 1 1 0 0,7 1 1 0 1,8 1 1 1 0,9 1 1 1 1,例,1,：用,CT74193,设计,M=9,计数器,方法一,:,采用,异步预置、,加法计数,1,、接成,M16,的计数器,QCC,=0,0,1,1,0,0,1,1,0,方法二,:,采用,异步预置、减,法计数,态序表,NQ,D,Q,C,Q,B,Q,A,01 0 0 1,11 0 0 0,20 1 1 1,30 1 1 0,40 1 0 1,50 1 0 0,60 0 1 1,70 0 1 0,80 0 0 1,90 0 0 0,Q,CB,=0,1,0,0,1,1,0,0,1,例,1,：用,CT74193,设计,M=9,计数器,1,、接成,M16,的计数器,1,0,0,1,1,1,0,0,0,0,0,0,0,0,0,0,方法二,:,采用,减,法,计数,异步预置,利用,Q,CB,端,M=(147),10,=(10010011),2,1,0,0,1,1,1,0,0,1,1,0,0,1,0,0,1,例,1:,用,CT74193,设计,M=147,计数器,2,、接成,M16,的计数器,返回,例,1,：采用,C,T74290,设计,M=6,计数器,方法一：利用,R,端,M=6,态序表,NQ,A,Q,B,Q,C,Q,D,00 0 0 0,11 0 0 0,20 1 0 0,31 1 0 0,40 0 1 0,51 0 1 0,60 1 1 0,0110,0,0,0,0,例,2,：采用,C,T74290,设计,M=7,计数器,M=7,态序表,NQ,A,Q,B,Q,C,Q,D,00 0 0 0,11 0 0 0,20 1 0 0,31 1 0 0,40 0 1 0,51 0 1 0,60 1 1 0,71 0 0 1,方法二：利用,S,端,1,0,0,1,0,1,1,0,例,3,：用,C,T74290,设计,M=10,计数器,M=10,态序表,N,Q,A,Q,D,Q,C,Q,B,00 0 0 0,10 0 0 1,20 0 1 0,30 0 1 1,40 1 0 0,51 0 0 0,61 0 0 1,71 0 1 0,81 0 1 1,91 1 0 0,要求：采用,5421,码计数,5,、移位寄存器型计数器,一、环型计数器,二、扭环型计数器,例,1,：用,CT1195,构成,M=4,的环形计数器,态序表,注意：,1,电路除了有效计数循环外，还有五个无效循环,2,不能自启动,3,工作时首先在,SH/LD,加启动信号进行预置,环形计数器,环形计数器设计,1,、连接方法：,将移位寄存器的最后一级输出,Q,反馈到第一级的、,K,输入端,2,、判断触发器个数：,计数器的模为,(n,为移位寄存器的位数,),注意：,1,电路除了有效计数循环外，还有一个无效循环,2,不能自启动,3,工作时首先在,R,加启动信号进行清零,态序表,Q,0,Q,1,Q,2,Q,3,0 0 0 0,1 0 0 0,1 1 0 0,1 1 1 0,1 1 1 1,0 1 1 1,0 0 1 1,0 0 0 1,例,1,：,M=8,的 扭环形计数器,扭环形计数器设计,1,、连接方法：,将移位寄存器的最后一级输出,Q,经反相器后反馈到第一级的、,K,输入端,2,、判断触发器个数：,计数器的模为,2n(n,为移位寄存器的位数,),分频器,例,4,：用,C,T74290,设计,M=88,计数器,方法三：采用两片,CT74290,级联,0,1,5.3.3,序列信号发生器,一、计数器型序列码发生器,二、反馈型序列码发生器,最长线性序列码发生器,按一定规则排列的周期性串行二进制码,任意长度的序列码,一、计数器型序列码发生器,（,2,）按要求设计组合输出电路,计数器,+,组合输出电路,1,、电路组成,2,、设计过程,（,1,）根据序列码的长度,S,设计模,S,计数器，状态可以自定,例,1,：产生,110001001110,序列码,第一步：设计计数器,1.,序列长度,S=12,，,设计一个模,12,计数器,2.,选用,CT74161,3.,采用同步预置法,4.,设定有效状态为,Q,D,Q,C,Q,B,Q,A,=,0100,1111,0,0,1,0,一、计数器型序列码发生器,第二步：设计组合电路,Q,D,Q,C,Q,B,Q,A,Z,0 1 0 0 1,0 1 0 1 1,0 1 1 0 0,0 1 1 1 0,1 0 0 0 0,1 0 0 1 1,1 0 1 0 0,1 0 1 1 0,1 1 0 0 1,1 1 0 1 1,1 1 1 0 1,1 1 1 1 0,1.,列出真值表,2.,卡诺图化简,3.,采用,8,输入数据选择器实现逻辑函数,：,例,1,：产生,110001001110,序列码,一、计数器型序列码发生器,D,0,=D,1,=D,3,=D,5,=0D,2,=D,6,=1,D,4,=Q,A，,D,7,=,AB,CD,00,01,11,10,00,01,11,10,D,0,D,0,D,1,D,1,D,2,D,2,D,3,D,3,D,4,D,4,D,5,D,5,D,6,D,6,D,7,D,7,若对应于的方格内,有,0,也有,1,，则应为,1,格,对应的,输入变量的积之和,（此积之和式中,只能含余下的变量,）。八选一选择器实现函数：逻辑变量,ABCD,选,ABC,做地址输入，可的八选一选择器的卡诺图,与函数的卡诺图比较，可确定相应的数据输入,D,i,若对应于选择器卡诺图的方格内,全为,1,，则此,D,i,=1,；,反之，若方格内,全为,0,，则,D,i,=0,。,确定,D,i,方法：对于函数卡诺图中,Q,D,Q,C,Q,B,-ABC,Q,A,-D,第三步：画电路图,例,1,：产生,110001001110,序列码,一、计数器型序列码发生器,D,0,=D,1,=,D,3,=D,5,=0,D,2,=D,6,=1,D,4,=Q,A，,D,7,=,Z,5.3.3,序列信号发生器,一、计数器型序列码发生器,二、反馈型序列码发生器,-,最长线性序列码发生器,按一定规则排列的周期性串行二进制码,二、反馈型最长线性序列码发生器,(m,序列码发生器,),2.,电路组成：,移位寄存器,+,异或反馈电路,1.,最长线性序列码长度：,S=2,n,-1,3.,设计过程,:,(1),根据,S=2,n,-1,，,确定,n,(2),再查表,6-31,可得反馈函数,f(Q),(3),画电路图,(,4)加防全0装置,例,1,：设计,S=7,的,m,序列码发生器,第一步：,根据,S=2,n,-1,确定,n=3,第二步：,查表,6-31,可得反馈函数：,f(Q)=Q,2,Q,3,(,即,CT74194,的,D,SR,=Q,1Q,2,),第三步：,画电路图,二、反馈型最长线性序列码发生器,(m,序列码发生器,),第四步：,加全,0,校正项,第五步：,画电路图,利用全,0,状态重新置数以实现自启动，其逻辑电路如图,例,1,：设计,S=7,的,m,序列码发生器,二、反馈型最长线性序列码发生器,(m,序列码发生器,),5.3.4,数字电子钟,数字电子钟是一种直接用数字显示时间的计时装置。一般由,晶体振荡器,、,分频器,、,计数器,、,译码器,、,显示器,、,校时电路,和,电源,等部分组成,。,小 结,本章主要讨论了几种常用的时序模块，如,计数器、寄存器、移位寄存器,以及由它们组成的,序列信号发生器,等。,计数器可分为同步、异步两种；同步计数器的工作频率高，异步计数器的电路简单。,移位寄存器分为左移、右移及双向移动等。,本章重点：,1,）会识别中规模时序模块的功能，,2,）熟悉其功能扩展，,3,）具备应用时序模块及组合模块构成给定逻辑功能电路的能力。,习 题,6-1,，,3,，,7,，,8,，,9,，,11,，,12,，,14,，,15,，,19,，,22,，,24,