现代测控电子技术第四章.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,第四章,频 率 合 成,频率合成技术就是将一个具有低相噪，高精度和高稳定度等综合指标的参考频率源经过电路上的混频、倍频或分频等信号处理以便对其进行数学意义上的加、减、乘、除等四则运算，从而产生大量具有同样精确度与稳定度的频率源。,频率合成技术分为直接频率合成技术、锁相环频率合成技术以及直接数字频率合成技术。,直接频率合成技术是用倍频、分频和混频电路对一个或多个参考频率源进行加、减、乘、除运算，产生所需要的频率信号。这种方法仅适合频率点较少的情况。,目前，频率合成的主流技术是锁相环频率合成技术以及直接数字频率合成技术。,1.,概述,锁相环是能够完成两个电信号相位同步的自动控制闭环系统。相位同步是指同频率的两个或多个信号的相位变化率一致。锁相环路基本构成如图,4.1.1,所示。,4.1,锁相技术与频率合成,图,4.1.1,锁相环的基本构成,锁相环路,由鉴相器,(PD),、环路低通滤波器,(LPF),和压控振荡器,(VCO),三个基本环节组成。,锁相环的基本工作过程为：,鉴相器的一端接输入信号,V,in,(,t,),，另一端接压控振荡器也就是锁相环的输出信号,V,o,(,t,),，相位比较器将,V,in,(,t,),和,V,o,(,t,),的相位和频率相比较，产生一正比于,V,in,(,t,),和,V,o,(,t,),的相位和频率差的误差电压,V,e,(,t,),，,V,e,(,t,),经环路低通滤波器滤波后得到,VCO,的控制电压,V,c,(,t,),。,V,c,(,t,),朝着减小输入信号频率,f,in,与,VCO,输出信号频率,f,o,的频率差的方向改变。当,f,in,足够接近,f,o,时，,PLL,的性质将迫使,f,o,锁定在输入信号的频率上，即,f,o,=,f,in,，此时输入信号和输出信号的相位差保持在一个有限的恒定值上。,2.,基于集成锁相环的频率合成器,1,）基本锁相环频率合成器,基本锁相环频率合成器的原理框图见图,4.1.2,。,图,4.1.2,基本锁相环频率合成器的原理框图,合成的频率为,改变,N,即可改变输出频率，实现了由一种频率合成出多种频率。环路中的,N,分频器可用可编程分频器来实现这就可以按增量,f,in,来改变输出频率。,f,in,就是该频率合成器的频率分辨力。,存在的问题：,（,1,）可编程分频器的最高工作频率往往要比合成器所需的工作频率低许多，这样就限制了合成器的输出频率的提高。,（,2,）输出频率的分辨力是,f,in,，要提高输出频率的分辨力，就要降低输入频率,f,in,，这与转换时间短的要求相矛盾。,为了解决上述问题发展了变模分频合成器、多环频率合成器等频率合成器。,2,）变模分频,PLL,频率合成器,变模分频频率合成器又称脉冲吞没技术合成器，基本思路是在反馈通道中的,N,分频器的前端增加一变模分频器，并对应将,N,分频器分为两个部分。合成器输出的较高频,率先经变模分频器分频至低于可编程分频器上限工作频率的较低频率，然后再由可编程分频器分频后反馈至鉴相器与输入频率比较。,由于变模分频器的工作频率上限远高于可编程分频器上限工作频率，因此合成器输出频率远高于基本锁相环频率合成器的输出频率。,变模分频器可为多模分频，这里介绍双模分频器，其原理框图见图,4.1.3,。,双模分频器有两个分频模数，当模式控制为高电平时分频模数为,M+1,，当模式控制为低电平时分频模数为,M,。,图,4.1.3,双模分频,PLL,频率合成器,变模分频器的输出同时驱动两个可编程分频器，它们分别预置在,N,1,和,N,2,，并进行减法计数。设,N,1,N,2,，则在一完整的周期中，分频数为,MN,1,+,N,2,，则合成器的输出频率为,实际使用时,N,1,、,N,2,在不同的范围内变化，,N,1,的最小值应大于,N,2,的最大值，合成器的频率,分辨力为,N,2,f,in,。,设,M,=100,，选择,N,2,=1,99,，,N,1,=100,199,，则合成器的输出频率范围为,10001,f,in,19999,f,in,3,）多环频率合成器,将多个锁相环路组合使用构成的频率合成器称为多环频率合成器。图,4.1.4,为双环频率合成器的原理框图。,B,环为高位环，它提供频率分辨力相对差一些的较高频率输出；,A,环为低位环，它提供高频率分辨力的较低频率输出。,图,4.1.4,双环频率合成器原理框图,由图可得输出频率为,设,f,in,=100kHz,，,N,b,=351,396,，,N,a,=300,399,，,M,=100,，则输出频率为,f,out,=35.400,39.999MHz,，其频率分辨力为,1kHz,。可见采用双环结构后，既可合成高频率，又提高了频率分辨力。,4.2,直接数字频率合成,4.2.1,直接数字频率合成（,DDS,）技术原理,DDS,主要由相位累加器、相位,/,幅度变换器、,D/A,转换器等部分组成，其基本原理框图如图4.2.1,所示。图中相位累加器是,N,位二进制加法器，用于产生相位,/,幅度变换器的地,址信号,。,图,4.2.1 DDS,基本原理框图,相位,/,幅度变换器是存储器，在其中存储了一个周期正弦波的,2,N,个等间隔采样的瞬时幅度数字值。,相位累加器在时钟的作用下将频率控制字,M,与相位累加器上一次的输出值相加，得到新的相位,/,幅度变换器的存储单元的地址输出；时钟信号将存储器对应单元中的数字值读出，,D/A,转换器将数字码转换成模拟信号，经后续低通滤波器输出正弦波。,频率控制字,M,表示累加器的输出以步长,M,步进，则合成正弦波的频率为,DDS,的最小输出频率也即是频率分辨力,DDS,的最高输出频率,结果说明，采用,DDS,技术合成频率时，所能合成的最高频率为时钟频率的一半。频率分辨力取决于相位累加器的位数,N,，,N,越大，分辨力越高，频率步进值越小。,但是，随着,N,值的增大，存储器的容量也将增大。例如，在,DDS,中为了提高频率分辨力，一般取,N,=24,32,，如果,N,位全部用来寻址波形存储器,那么存储器的容量将需要,2,24,32,位，这是不现实的。,在实际应用中只截取,N,位中的高,H,位来寻址存储器，而舍去低位。,截取通过将频率控制字,M,乘以一个系数实现，系数为,2,N,-,H,，因此实际的相位累加器输出以步长,2,N,-,H,M,步进，其高,H,位地址以,M为步长步进，高,H,位地址作为波形存储器的地址。,4.2.2,基于集成,DDS,芯片的直接数字频率合成器,以,AD,公司的,AD9850,为例加以介绍。,1.AD9850,概述,AD9850,可以直接构成可编程数字频率合成器或时钟发生器，其输出是频率和相位可编程的正弦波。其,DDS,内核提供了,32,位的频率调节字，当时钟频率为,125MHz,时，输出的频率分辨力为,0.0291Hz,，最高合成频率可以达到基准时钟频率的一半,(62.5MHz),。,芯片,5,位相位调节位,输出相位的增量可以数字调节，其增量值为,180,，,90,，,45,，,22.5,，,11.25,，以及它们的任意组合。D/A,转换器的输出经外部的滤波器滤波后输至内部高速比较器，比较器即产生低跳变的方波输出，使,AD9850,可用作捷变时钟发生器。,频率和相位的调节与控制由控制字控制，控制字由外部输入，其方式可以是并行字节的形式输入，也可以是串行输入,。,并行方式输入时，按字节反复输入,5,次共,40,位控制字，第一个字节控制有,5,位相位调节位，,1,位节电使能位，,2,位保留控制位；第,2,至第,5,字节组成了,32,位频率字。串行方式输入时，控制字按位依次从引脚,25,端输入。,2.AD9850,的内部结构及工作原理,AD9850,的内部结构框图见图,4.2.2,所示。内部集成有高速,DDS,、,10位高速,D/A,转换器，高速比较器，数据输入寄存器和频率,/,相位数据寄存器。,DDS,输出数字正弦波，其输出频率为,式中,M,为,32,位频率调节字，由外部输入。,f,ck,为由,CLK,in,引脚输入的基准时钟。,图,4.2.2 AD9850,的内部结构框图,AD9850,的频率和相位调节、休眠模式的设定是通过编程,40,位寄存器实现的，编程方式有并行与串行两种。,（,1,）并行方式：,40,位控制字通过,8,位数据总线由并行加载通道分,5,次连续写入，,5,次加载完毕后，,FQ_UD,的上升沿将数据输入寄存器中的,40,位控制字并行加载至频率,/,相位数据寄存器，更新频率及相位，并复位数据输入寄存器地址指针指向第一个寄存器。,5,个字节控制字位定义见表,4.2.1,。,表,4.2.1 8,位并行加载控制字节位定义,控制字,D,7,D,6,D,5,D,4,D,3,D,2,D,1,D,0,W,0,相位,-b4,相位,-b3,相位,-b2,相位,-b1,相位,-b0,电源,保留位,保留位,W,1,频率,-b31,(MSB),频率,-b30,频率,-b29,频率,-b28,频率,-b27,频率,-b26,频率,-b25,频率,-b24,W,2,频率,-b23,频率,-b22,频率,-b21,频率,-b20,频率,-b19,频率,-b18,频率,-b17,频率,-b16,W,3,频率b15,频率,-b14,频率,-b13,频率,-b12,频率,-b11,频率,-b10,频率,-b9,频率,-b8,W,4,频率,-b7,频率,-b6,频率,-b5,频率,-b4,频率,-b3,频率,-b2,频率,-b1,频率,-b0,(LSB),（,2,）串行方式：,W_CLK,上升沿按位将控制字通过串行加载端加载至输入数据寄存器，,40,次加载完毕后，,FQ_UD,的上升沿将数据输入寄存器中的,40,位控制字并行加载至频率,/,相位数据寄存器，更新频率及相位。,40,位控制字位定义见表,4.2.2,。,表,4.2.2 40,位串行加载控制字位定义,位,位定义,位,位定义,位,位定义,位位定义,D,0,频率,-b0(LSB),D,10,频率,-b10,D,20,频率,-b20,D,30,频率,-b30,D,1,频率,-b1,D,11,频率,-b11,D,21,频率,-b21,D,31,频率,-b31(MSB),D,2,频率,-b2,D,12,频率,-b12,D,22,频率,-b22,D,32,保留位,D,3,频率,-b3,D,13,频率,-b13,D,23,频率,-b23,D,33,保留位,D,4,频率,-b4,D,14,频率,-b14,D,24,频率,-b24,D,34,电源休眠,D,5,频率,-b5,D,15,频率,-b15,D,25,频率,-b25,D,35,相位,-b0(LSB),D,6,频率,-b6,D,16,频率,-b16,D,26,频率,-b26,D,36,相位,-b1,D,7,频率,-b7,D,17,频率,-b17,D,27,频率,-b27,D,37,相位,-b2,D,8,频率,-b8,D,18,频率,-b18,D,28,频率,-b28,D,38,相位,-b3,D,9,频率,-b9,D,19,频率,-b19,D,29,频率,-b29,D,39,相位,-b4(MSB),特别注意,：,并行加载或串行加载时均有两位为制造商保留控制位，用于测试芯片目的，此时，,AD9850,将会暂时停止工作，两位控制位的内容必须避免设置成表,4.2.3,给出的数据。,表4.2.3,制造商保留内部测试控制码,加载方式,制造商保留码,并行,1,）,W,0,=XXXXXX10,2,）,W,0,=XXXXXX01,串行,1,）,D,32,=1,；,D,33,=0,2,）,D,32,=0,；,D,33,=1,3,）,D,32,=1,；,D,33,=1,3.AD9850,构成的频率合成器,AD9850,构成的基本频率合成器如图,4.2.3,所示。频率调节字由,D,0,-D,7,端输入，基准频率由,CLK,in,端输入，,R,set,端对地接一,3.9k,电阻，用于设定,D/A,转换器的满度输出电流,I,out,=10mA,，,R,set,与,I,out,的关系为,图,4.2.3 AD9850,构成的基本频率合成器,D/A,转换器的电流输出转换成电压后由低通滤波器滤波，滤波器输出至比较器的输入，最终在,Q,out,端得到方波形式的频率输出,f,out,。,