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锁存器和触发器原理.pptx

1、Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,11/7/2009,#,单击此处编辑母版标题样式abcd,单击此处编辑母版文本样式abvd,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式abcd,单击此处编辑母版文本样式abvd,第二级,第三级,第四级,第五级,*,锁存器和触发器原理(yunl),1,第一页,共34页。,本章学习(xux)基本要求,1、掌握锁存器、触发器的电路(dinl)结构和工作原

2、理;,2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑(lu j)功能;,3,、正确理解锁存器、触发器的动态特性。,2,第二页,共34页。,时序(sh x)逻辑电路:,锁存器和触发器是构成时序逻辑电路的基本(jbn)逻辑单元。,结构特征:由组合逻辑电路(dinl)和存储电路(dinl)组成,电路(dinl)中存在反馈。,工作特征:,时序逻辑电路的工作特点是,任意时刻的输出状态不仅与当前的输入信号有关,而且与此前电路的状态有关。,3,第三页,共34页。,反馈(fnku),5.1.2 双稳态存储单元(cn ch dn yun)电路,Q端的(dund)状态定义为电路输出状态。,电路有两

3、个互补的输出端,1.,电路结构,4,第四页,共34页。,2、数字(shz)逻辑分析,电路具有记忆1位二进制数据(shj)的功能。,如,Q,=1,如,Q,=0,1,0,0,1,0,1,1,0,5,第五页,共34页。,5.2.1,SR,锁存器,5.2,锁存器,5.2.1,D,锁存器,6,第六页,共34页。,5.2.1,SR,锁存器,5.2,锁存器,1.基本(jbn)SR锁存器,初态:R、S信号(xnho)作用前Q端的状态,用Q n表示。,次态:R、S信号作用后Q端的,状态(zhungti),用Q n+1表示。,7,第七页,共34页。,8,第八页,共34页。,第二十一页,共34页。,第二十二页,共3

4、4页。,3)在有效电平作用下(S=1、R=0),无论(wln)初态Q n为0或1,锁存器都会转变为0态。,2 双稳态存储单元(cn ch dn yun)电路,若初态 Q n=0,信号消失(xiosh)后新的状态将被记忆下来。,2)在有效电平作用(zuyng)下(S=0、R=1),无论初态Q n为0或1,锁存器都会转变为1态。,例4 工作(gngzu)波形,74HC/HCT373的功能表,当S、R 同时回到0时,由于两个与非门的延迟时间无法(wf)确定,使得锁存器最终稳定状态也不能确定。,结构特征:由组合逻辑电路(dinl)和存储电路(dinl)组成,电路(dinl)中存在反馈。,第二十三页,共

5、34页。,简单(jindn)SR锁存器,约束条件:SR=0,S=0,R=1:Qn+1=0,1)工作(gngzu)原理,R,=0,、,S,=0,状态(zhungti)不变,0,0,若初态,Q,n,=1,1,0,1,若初态,Q,n,=0,0,1,0,0,0,9,第九页,共34页。,无论初态Q n为0或1,锁存器的次态为为1态。信号消失(xiosh)后新的状态将被记忆下来。,0,1,若,初态,Q,n,=1,1,0,1,若初态,Q,n,=0,0,1,0,0,1,0,R,=0,、,S,=1,置,1,10,第十页,共34页。,无论(wln)初态Q n为0或1,锁存器的次态为0态。信号消失后新的状态将被记忆

6、下来。,1,0,若,初态,Q,n,=1,1,1,0,若初态,Q,n,=0,1,0,0,1,0,1,R,=1,、,S,=0,置,0,11,第十一页,共34页。,1,1,0,0,S,=1,、,R,=1,无论初态,Q,n,为,0,或,1,,触发器的次态 、都为,0,。,状态(zhungti)不确定,约束条件,:SR=,0,当S、R 同时回到0时,由于两个与非门的延迟时间无法(wf)确定,使得锁存器最终稳定状态也不能确定。,触发器的输出(shch)既不是0态,也不是1态,12,第十二页,共34页。,3)工作(gngzu)波形,13,第十三页,共34页。,反馈(fnku),输入(shr)端,输出(shc

7、h)端,由两个与非门组成,电路结构与逻辑符号,锁存器由逻辑门加反馈电路构成,电路有,两个互补,的,输出端,Q,和,其中,Q,的状态称为锁存器的状态。,用与非门构成的基本,SR,锁存器,国标逻辑符号,14,第十四页,共34页。,2、工作(gngzu)原理,1)无有效(yuxio)电平输入(S=R=1)时,锁存器保持稳定状态不变,1,1,若初态,Q,n,=1,若初态,Q,n,=0,1,0,1,0,1,0,1,1,15,第十五页,共34页。,2)在有效电平作用(zuyng)下(S=0、R=1),无论初态Q n为0或1,锁存器都会转变为1态。,0,1,若初态,Q,n,=1,若初态,Q,n,=0,1,0

8、1,0,1,0,1,1,0,这种情况(qngkung)称将锁存器置1或置位。S端称为锁存器的置1端或置位端。,16,第十六页,共34页。,3)在有效电平作用下(S=1、R=0),无论(wln)初态Q n为0或1,锁存器都会转变为0态。,1,0,初态,Q,n,=,x,x,1,0,这种情况称将锁存器置0或复位(f wi)。R端称为锁存器的置0端或复位(f wi)端。,17,第十七页,共34页。,4)当(S=0、R=0)时,无论初态Q n为0或1,锁存器状态(zhungti)不定。,0,0,初态,Q,n,=,x,1,1,R=0,、,S=0,时:,Q=Q=1,,不符合锁存器的逻辑关系。并且由于与非门

9、延迟时间不可能完全相等,在两输入端的,0,同时撤除后,将不能确定锁存器是处于,1,状态还是,0,状态。所以锁存,不允许出现这种情况,,,这就是基本,RS,锁存器的,约束条件,。,此状态为不定状态。为避免不定状态,对输入信号应加,S,+,R,=1,的约束条件,。,18,第十八页,共34页。,3、触发(chf)方式,0,1,1,0,1,0,置,1,端,置,0,端,基本(jbn)锁存器的触发方式属电平触发。,19,第十九页,共34页。,S,R,1,1,0,0,1,1,1,1,0,1,0,1,0,1,1,1,1,0,0,0,1,0,1,0,0,0,0,不定,0,0,1,不定,4、逻辑(lu j)功能,

10、逻辑(lu j)功能表,R,+,S,=1,保持(boch),置,1,置零,不定,锁存器的新状态,Q,n+1,(也称次态)不仅与,输入状态,有关,也与锁存器,原来,的状态,Q,n,(也称现态或初态)有关。,20,第二十页,共34页。,画工作波形的方法(与非门锁存器):,1.根据锁存器动作特征确定状态变化的时刻(shk);,2.根据触发器的逻辑功能确定Qn+1。,0,1,1,1,0,1,1,1,0,1,1,1,0,1,1,1,0,0,不定(bdng),不变,不定(bdng),置,1,不变,置,1,不变,置,0,不变,工作波形能直观地表示其输入信号与输出的时序关系。,21,第二十一页,共34页。,例

11、2 运用基本SR锁存器消除机械(jxi)开关触点抖动引起的脉冲输出。,22,第二十二页,共34页。,硬件(yn jin)设计去抖动电路,23,第二十三页,共34页。,2.逻辑(lu j)门控SR锁存器,电路结构,国标逻辑符号,简单(jindn)SR锁存器,使能信号(xnho)控制门电路,锁存使能,输入端,24,第二十四页,共34页。,2、工作(gngzu)原理,S,=0,,,R,=0,:,Q,n+1,=,Q,n,S,=1,,,R,=0,:,Q,n+1,=1,S,=0,,,R,=1,:,Q,n+1,=0,S,=1,,,R,=1,:,Q,n+1,=,E,=1,:,E,=0,:,状态(zhungti

12、)发生变化。,状态(zhungti)不变,Q,3,=S,Q,4,=R,锁存使能,输入端,25,第二十五页,共34页。,例3 逻辑门控SR锁存器的E、S、R 的波形如下图所示,锁存器的原始(yunsh)状态为Q=0,,26,第二十六页,共34页。,5.2.2 D,锁存器,1.逻辑(lu j)门控D锁存器,国标逻辑符号,逻辑电路图,27,第二十七页,共34页。,=,S,S,=0,R,=1,D,=0,Q,=0,D,=1,Q,=1,E,=0,不变,E,=1,=,D,S,=1,R,=0,D,锁存器的功能表,置,1,0,1,1,1,置,0,1,0,0,1,保持,不变,不变,0,功能,Q,D,E,Q,逻辑(

13、lu j)功能,28,第二十八页,共34页。,2.传输(chun sh)门控D锁存器,(c),E,=0,时,(b),E,=1,时,(a)电路(dinl)结构,TG2导通,,TG1断开(dun ki),TG,1,导通,,TG,2,断开,Q,=,D,Q,不变,29,第二十九页,共34页。,例4 工作(gngzu)波形,30,第三十页,共34页。,3.D锁存器的动态(dngti)特性,定时图:表示电路动作过程中,对各输入信号的,时间要求(yoqi)以及输出对输入信号的响应时间。,31,第三十一页,共34页。,74HC/HCT373,八,D,锁存器,4.典型(dinxng)集成电路,32,第三十二页,共34页。,74HC/HCT373,的功能表,工作模式,输 入,内部锁存器,状 态,输 出,LE,D,n,Q,n,使能和读锁存器(传送模式),L,H,L,L,L,L,H,H,H,H,锁存和读锁存器,L,L,L*,L,L,L,L,H*,H,H,锁存和禁止输出,H,高阻,H,高阻,L*和H*表示门控电平(din pn)LE由高变低之前瞬间Dn的逻辑电平(din pn)。,33,第三十三页,共34页。,作业题,238,页:,,34,第三十四页,共34页。,

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