第6章门电路和组合逻辑电路.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第,6,章 门电路与组合逻辑电路,1,第,6,章 门电路和组合逻辑电路,6.1,数字信号、数制与码制,6.2,逻辑函数,及其化简,6.3,逻辑门电路,6.4,组合逻辑电路,2,6.1,数字信号、数制与码制,6.1.1,数字信号,数字信号,是在,时间,和,数值,上都,离散,的信号有,0,、,1,两个数值,数字信号,是一种,跃变,的,脉冲信号,，持续时间短,数字信号,传输可靠，易于存储，抗干扰能力强，稳定性好,最常见的,矩形波,和,尖顶波,，如上图所示,3,实际的矩形波并不那么理想，,上升沿,和,下降沿,不是很陡峭，实际的矩形波如图所示，图中标明了脉冲波形的几个主要参数。,脉冲幅值,U,m,：脉冲波形最大值,脉冲周期,T,：相邻两个脉冲信号上升沿（或下降沿）上，脉冲幅度的,10%,两点之间的时间间隔,脉冲上升时间,t,r,：脉冲从幅值的,10%,处上升到幅值的,90%,处所需的时间值。,脉冲下降时间,t,f,：脉冲从,90%,幅值下降到,10%,幅值所需的时间,脉冲宽度,t,p,：脉冲波形上升到,50%,U,m,至下降到,50%,U,m,所需的时间。,6.1,数字信号、数制与码制,4,6.1,数字信号、数制与码制,6.1.2,数制及其转换,任意进制（,N,进制）计数的一般形式,十进制,规则：,用,N来取代此式中的,10,，其中低位和相邻高位之间的关系是,“,逢十进一,”,二进制,规则：,二进制是以,2,为基数的计数进位制。在二进制中仅有,0,和,1,两个数码。二进制的关系是,“,逢二进一,”,，即,1+1=10,。,5,6.1,数字信号、数制与码制,八进制,规则：,八进制采用,0,7,这,8,个数码，是以,8,为基数的计数进位制。八进制的进位规律是,“,逢八进一,”,。八进位制可以转换为十进制数，例如,十六进制,规则,:,十六进制的进位关系是,“,逢十六进一,”,，有,0,9,，并且用,A,、,B,、,C,、,D,、,E,、,F,（字母不区分大小写）这,6,个字母来分别表示,10,、,11,、,12,、,13,、,14,、,15,。十六进制可以转换为十进制数，例如,6,6.1,数字信号、数制与码制,采用,“,除,2,取余,”,整数部分,十进制转换成十六进制,步骤如下,用,2,整除十进制整数，可以得到一个商和余数；再用,2,去除商，又会得到一个商和余数，如此进行，直到商为,0,时为止，然后把先得到的余数作为二进制数的低位有效位，后得到的余数作为二进制数的高位有效位，依次排列。,7,6.1,数字信号、数制与码制,采用,“,乘,2,取整,”,法,小数部分,十进制转换成十六进制,步骤如下,用,2,乘十进制小数，可以得到积，将积的整数部分取出，再用,2,乘余下的小数部分，又得到一个积再将积的整数部分取出，如此 进行，直到积中的小数部分为零，此时,0,或,1,为二进制的最后一位，或者达到所要求的精度为止。,8,6.1,数字信号、数制与码制,【,例,6.1.1】,将十进制数,25.125,转换为二进制数。,故整数部分为,(25),10,=(11001),2,整数部分采用“除基取余”得到,小数部分采用“乘基取整”得到,故小数部分为,(0.125),10,=(0.001),2,将上述两部分相加，综合可得,(25.125),10,=(11001.001),2,9,6.1,数字信号、数制与码制,十进制转换成十六进制与十进制转换成二进制类似，只要把整数部分的除,2,改成除,16,，小数部分的乘,2,改成乘,16,即可。,十进制转换成十六进制,10,6.1,数字信号、数制与码制,用二进制数表示一位十进制数的编码，称为二,-,十进制码，即,BCD,码。其中,8421,码是,BCD,码中最常用的代码，从 高位到低位的权值分别为,8,、,4,、,2,、,1,。上表所示为,8421,的代码表。,BCD,（,Binary Coded Decimal,）码,十进制数,BCD,十进制数,BCD,0,0000,5,0101,1,0001,6,0110,2,0010,7,0111,3,0011,8,1000,4,0100,9,1001,11,6.1,数字信号、数制与码制,【,例,6.1.2】求二进制数,10001.01,对应的,BCD8421,码,。,解：,首先将二进制数,10001.01,转换成十进制数，得,(10001.01),2,=(17.25),10,，再分别将十进制数,17.25,中的每个数值分别转换成,8421,码。,1,对应,0001,；,7,对应,0111,；,2,对应,0010,；,5,对应,0101,，将以上数值按其权位分别放置，即可得,(10001.01),2,=(17.25),10,=(00010111.00100101),BCD8421,12,6.2,逻辑函数及其化简,6.2.1,逻辑代数的运算,逻辑运算的基本运算有,3,种：与、或和非运算。,1,与逻辑,图,6.2.1,由开关组成的与逻辑门电路,当决定某一事件的所有条件都具备时，事件才能发生。,A,B,Y,0,0,0,1,0,0,0,1,0,1,1,1,表,6.2.1,与逻辑的真值表,13,6.2,逻辑函数及其化简,在逻辑代数中，用运算符号表示各种逻辑的输出与输入之间的关系，形成了逻辑函数表达式。与逻辑的关系式为,与逻辑的 逻辑符号如图,6.2.2,所示。,图,6.2.2,14,6.2,逻辑函数及其化简,2,或逻辑,当决定某一事件的一个或多个条件满足时，事件便能发生。,A,B,Y,0,0,0,1,0,1,0,1,1,1,1,1,表,6.2.1,或逻辑的真值表,图,6.2.3,由开关组成的或逻辑门电路,15,6.2,逻辑函数及其化简,或逻辑的关系式为,或逻辑的逻辑符号如图,6.2.4,所示,图,6.2.4,16,6.2,逻辑函数及其化简,3,非逻辑,条件具备时，事件不能发生；条件不具备时，事件一定发生。,表,6.2.3,非逻辑的真值表,图,6.2.5,由开关组成的非逻辑门电路,A,Y,0,1,1,0,17,6.2,逻辑函数及其化简,非逻辑的关系式为,非逻辑的逻辑符号如图,6.2.5,所示,图,6.2.5,18,6.2,逻辑函数及其化简,6.2.2,逻辑代数的基本定律,19,6.2,逻辑函数及其化简,和,【,例,6.2.1】,用真值表证明反演律,成立。,解：列出,A,、,B,取值组合的真值表，如表,6.2.5,所示，对应,A,、,B,的不同组合，等式两边的真值表 相同，因此，反演律成立。,20,6.2,逻辑函数及其化简,【,例,6.2.2】,证明,解：从等式右边推导，展开式子，分别利用互补律、吸收率,21,6.2,逻辑函数及其化简,6.2.3,逻辑函数的表达方式,逻辑函数常用逻辑式、逻辑状态表、逻辑图等几种方法表达，这些方法之间也可以相互转换。,1,逻辑式,在前面介绍的逻辑式中，,A,和,B,是输入变量，,Y,是输出变量；字母上无反号的是原变量，有反号的是反变量。逻辑式是用与、或、非等运算来表达逻辑函数的表达式。比如,22,最小项,m,：,m,是乘积项,包含,n,个因子n,个变量均以原变量和反变量的形式在,m,中出现一次,最小项之和最大项之积,一、最小项,在,n,个变量逻辑函数中，若,m,为包含,n,个因子的乘积项，而且这,n,个变量均以原变量或反变量的形式在,m,中出现一次，则称,m,为该组变量的最小项。,1,、概念：,6.2,逻辑函数及其化简,23,最小项的性质,在输入变量任意取值下，有且仅有一个最小项的值为,1,。,全体最小项之和为,1,。,任何两个最小项之积为,0,。,两个,相邻,的最小项之和可以,合并,，消去一对因子，只留下公共因子。,-,相邻,：仅一个变量不同的最小项,如,6.2,逻辑函数及其化简,24,6.2,逻辑函数及其化简,2,逻辑状态表逻辑状态表也称为真值表，是将输入逻辑变量的各种可能取值和相应的函数值排列在一起而组成的表格。,A,B,C,Y,0,0,0,0,0,0,1,0,0,1,0,0,0,1,1,1,1,0,0,0,1,0,1,1,1,1,0,0,1,1,1,1,表,6.2.6,的逻辑状态表,25,6.2,逻辑函数及其化简,反之，也可以从状态表写出逻辑式，步骤如下：,（,1,）从真值 表中找出所有使,Y=1,（或,Y=0,）的输入变量组合，列逻辑式；,（,2,）对一种组合而言，输入变量之间是与逻辑关系。对应于,Y=1,，如果输入变量为,1,，则取其原变量；如果输入变量为,0,，则取其反变量，各项相乘；,（,3,）各种组合之间是或逻辑关系，故将（,2,）所得乘积项取和。,26,6.2,逻辑函数及其化简,3,逻辑图,逻辑乘用与门实现，逻辑加用或门实现，求反用非门实现。从前面分析可知，一个逻辑函数的逻辑式不是唯一的，所以逻辑图也不是唯一的。但是逻辑状态表是唯一的。,27,6.2,逻辑函数及其化简,6.2.4,逻辑函数的化简,逻辑表达式越简单，则实现它所需要的逻辑元件就越少，逻辑电路的可靠性和稳定性也就越高，成本也越低。,逻辑函数化简的方法,逻辑代数运算法化简,卡诺图化简,28,6.2,逻辑函数及其化简,代数运算法化简,并项法,吸收律,配项法,加项法,（,1,）并项法,规则：利用，将两项合并为一项，并消去一个或两个变量，例如,29,6.2,逻辑函数及其化简,（,2,）吸收律,应用,A+AB=A,，消去多余的因子，例如,:,（,3,）配项法,应用 ，将 与乘积项相乘，展开化简，例如,30,6.2,逻辑函数及其化简,（,4,）加项法,应用 ，在逻辑式中添加相同的项，然后合并化简，例如,【,例,6.2.3】,应用逻辑代数运算法化简逻辑式 。,31,6.2,逻辑函数及其化简,【,例,6.2.4】,化简逻辑式 。,代数法化简逻辑函数的,优点,简单方便，对函数中的变量个数没有限制,缺点,需要熟练地掌握和灵活地运用逻辑代数的基本定律和基本公式，并且需要一定的技巧。,卡诺图的构成,图中的,一小格,对应真值表中的,一行即对应一个,最小项,，又称真值图,A B,0 0,0 1,1 0,1 1,m,0,m,1,m,2,m,3,A,A,B,B,A,B,B,A,A,B,AB,A,B,1,0,1,0,m,0,m,1,m,2,m,3,m,i,A,BC,0,1,00,01,11,10,00,01,11,10,00,01,11,10,m,0,m,1,m,2,m,3,m,4,m,5,m,6,m,7,m,0,m,1,m,2,m,3,m,4,m,5,m,6,m,7,m,12,m,13,m,14,m,15,m,8,m,9,m,10,m,11,AB,CD,二,变,量,K,图,三,变,量,K,图,四,变,量,K,图,二,、化简,步,骤,1.,先将函数变换成与或表达式形式（,最小项之和,形式或者,简化形式,）。,3.,选取化简后的乘积项（简称合并或圈圈）,：,2.,将函数填入相应的卡诺图中，存在的最小项对应的方格填,1,，其它填,0,。,化简（画圈）原则：,将填,1,的方格全部圈起来,圈的,数量最少（乘积项最少）,圈的圈,最大,（最小项最多）,最小项,可重复,被圈，但每圈内须有,新,最小项,4.,每个圈写出一个乘积项。按取同去异原则,。,5.,最后将全部积项逻辑加即得最简与或表达式。,卡诺图的构成,34,6.2,逻辑函数及其化简,A,B,C,Y,0,0,0,1,0,0,1,0,0,1,0,1,0,1,1,0,1,0,01,1,0,1,0,1,1,0,1,1,1,1,0,表,6.2.7,例,6.2.5,真值表,图,6.2.9,例,6.2.5,逻辑函数的卡诺图,【,例,6.2.5】,已知函数的真值表如表,6.2.7,所示，试画出,Y,的卡诺图并写出化简后的逻辑函数表达式,。,解：将真值表,Y,=1,对应的最小项分别在卡诺图中对应的方格中填入,1,，其余的方格不填，如图,6.2.9,所示。将取值为,1,的相邻小方格圈起来。由于卡诺图是平面结构，因此在反映逻辑相邻项时，除了几何位置相邻外，还考虑对折原理，即上下左右的最小项都具有相邻关系。因此，本题中只有一个大圈。,35,6.2,逻辑函数及其化简,【,例,6.2.6】,应用卡诺图化简函数 。,解：卡诺图如图,6.2.10,所示，根据图中两个圈可以得出,图,6.2.10,例,6.2.6,的卡诺图,【,例,6.2.7】,应用卡诺图化简函数,解：卡诺图如图,6.2.11,所示，根据图中,3,个圈可看出，,3,个圈中最小项（即保留圈内最小项的相同变量）分别为,AB,、,BC,、,AC,。所以最后得出化简后的逻辑式为,（,2-,36,）,一、二极管与门,Y,D,1,D,2,A,B,+5V,逻辑变量,逻辑函数,(,u,D,=0.3V ),0 0 0,0 1 0,A B Y,1 0 0,1 1 1,真值表：,逻辑式：,Y,=A B,逻辑符号,&,A,B,Y,6.3,逻辑门电路,二、二极管或门,Y,D,1,D,2,A,B,-12V,0 0 0,0 1 1,A B Y,1 0 1,1 1 1,逻辑式：,Y,=A+B,逻辑符号：,A,B,Y,真值表：,6.3,逻辑门电路,（,2-,38,）,R,R,A,Y,+12V,三、三极管非门,逻辑式：,逻辑符号,1,A,Y,真值表：,6.3,逻辑门电路,组合逻辑门是由与门、或门、非门中的全部或若干种结合在一起构成的逻辑门。,1.,与非门,与门在前，非门在后，串联则构成与非门。与非门的真值表和与非运算一致，见右表。与非门的逻辑关系和与门的逻辑关系相反，只有各输入端都是“,1”,，输出才为“,0”,，输入端只要有“,0”,，输出为“,1”,。与非门的逻辑符号如下图所示。与非门是应用最广的门电路之一。,6.3,逻辑门电路,A,B,Y,0,0,1,0,1,1,1,0,1,1,1,0,Y,或门在前，非门在后，串联即可构成或非门。或非门的逻辑关系为：有“,1”,出“,0”,，全“,0”,出“,1”,，或非门的输出和或门正好相反，或非门的真值表见下表。或非门的逻辑符号如下图所示。,2.,或非门,6.3,逻辑门电路,A,B,Y,0,0,1,0,1,0,1,0,0,1,1,0,与门在前，后接或非门，则构成与或非门。与或非门的逻辑符号如图所示。若干个与门先分别进行与运算，然后，对与运算的结果再进行或非运算。,真值表和逻辑符号如下所示，,既可为0，也可为1。,3.,与或非门,6.3,逻辑门电路,6.3,逻辑门电路,解：由逻辑图可以写出逻辑关系式,输出信号,Y,的波形如图,6.3.8,所示,。,图,6.3.7,例,6.3.1,图,图,6.3.8,例,6.3.1,的题解图,【,例,6.3.1】,试写出图,6.3.7,所示电路的逻辑式，并根据给定的输入波形画出输出波形,Y,。,6.3,逻辑门电路,6.3.3 TTL,门电路,TTL,门电路是由三极管构成的集成电路，属于双极型器件，具有工作速度快、稳定性好、负载能力强等优点，但是功耗较大，工艺复杂，不易做成大规模集成电路。这类数字集成门通称为,TTL,集成逻辑门电路。,TTL,门电路,TTL,与非门电路,三态输出与非门电路,+5 V,A,B,C,T,1,R,1,R,2,T,2,T,3,T,4,T,5,R,3,R,5,R,4,Y,+5 V,A,B,C,R,1,C,1,B,1,TTL,与非门电路,多发射极晶体管,T,1,等效电路,6.3,逻辑门电路,+5 V,A,B,C,T,1,R,1,R,2,T,2,T,3,T,4,T,5,R,3,R,5,R,4,Y,设,:,u,A,=0.3 V,u,B,=,u,C,=3.6 V,，则,U,B1,=0.3+0.7=1 V,R,L,u,Y,=5,u,be3,u,be4,u,R2,=5 0.7,0.7,=3.6 V,拉电流,U,B1,=1V,u,Y,=3.6 V,T,2,、,T,5,截止，,T,3,、,T,4,导通,Y,=1,+5 V,A,B,C,R,1,C,1,B,1,1.,输入不全为,1,+5 V,A,B,C,T,1,R,1,R,2,T,2,T,3,T,4,T,5,R,3,R,5,R,4,Y,设,u,A,=,u,B,=,u,C,=3.6 V,，输入端全部是高电平，,U,B1,升高，足以使,T,2,、,T,5,导通，,u,o,=0.3 V,Y,=0,。,且,U,B1,=2.1V,，,T,1,发射结全部反偏。,U,C2,=,U,CE2,+,U,BE5,=0.3+0.7=1 V,，,使,T,3,导通，,T,4,截止。,灌电流,T1,R,1,+,U,cc,U,B1,=2.1V,U,C2,=1V,u,Y,=0.3V,+5 V,A,B,C,R,1,C,1,B,1,2.,输入全为,1,集成门电路电气特性及主要参数,电压传输特性：,输出电压,u,O,与输入电压,u,I,的关系,曲线。,1.,曲线分析,2026/1/14 周三,2.,输入输出电平,(1),输出高电平,U,OH,下限典型值为,3V,。,(2),输出低电平,U,OL,上限典型值为,0.3V,。,集成门电路电气特性及主要参数,2026/1/14 周三,49,(3),开门电平,U,ON,一般要求,U,ON,1.8V,(4),关门电平,U,OFF,一般要求,U,OFF,0.8V,在保证输出为额定低电平的条件下，允许的最小输入高电平的数值，称为开门电平,U,ON,。,在保证输出为额定高电平的条件下，允许的最大输入低电平的数值，称为关门电平,U,OFF,。,集成门电路电气特性及主要参数,2026/1/14 周三,50,(5),阈值电压,U,TH,电压传输特性曲线转折区中点所对应的,u,I,值称为阈值电压,U,TH,（又称门槛电平）。通常,U,TH,1.4V,。,(6),噪声容限（,U,NL,和,U,NH,）,噪声容限也称,抗干扰能力,，它反映门电路在多大的干扰电压下仍能正常工作。,U,NL,和,U,NH,越大，电路的抗干扰能力越强。,集成门电路电气特性及主要参数2026/1/14 周三,51,低电平噪声容限（低电平正向干扰范围）,U,NL,=U,OFF,-U,IL,U,IL,为电路输入低电平的典型值（,0.3V,）,若,U,OFF,=0.8V,，则有,U,NL,=0.8-0.3=0.5(V),高电平噪声容限（高电平负向干扰范围）,U,NH,=U,IH,-U,ON,U,IH,为电路输入高电平的典型值（,3V,）,若,U,ON,=1.8V,，则有,U,NH,=3-1.8=1.2(V),集成门电路电气特性及主要参数,2026/1/14 周三,52,平均传输延迟时间,t,pd,平均传输延迟时间,t,pd,表征了门电路的开关速度。,t,pd,=,（,t,pLH,+,t,pHL,）,/2,TTL,与非门的传输延迟时间,集成门电路电气特性及主要参数,53,6.3,逻辑门电路,6.3.4 CMOS,门电路,MOS,门电路由绝缘栅型场效应管组成，由,NMOS,和,PMOS,两种场效应管组成的互补型,MOS,电路称为,CMOS,门电路。,CMOS,电路是一种制造工艺简单、功耗低、抗干扰能力强、便于集成的数字集成器件，目前应用非常广泛。,CMOS,门电路,CMOS,非门电路,CMOS,与非门电路,CMOS,或非门电路,54,6.3,逻辑门电路,1,CMOS,非门电路,CMOS,非门电路又称为,CMOS,反相器。驱动管,VT1,（,N,沟道增强型,MOS,管）和负载管,VT2,（,P,沟道增强型,MOS,管）形成互补对称结构，其栅极连接输入端,A,，漏极连接输出端,Y,，衬底与各自的源极相连。,图,6.3.16 CMOS,非门电路,55,6.3,逻辑门电路,2,CMOS,与非门电路,两输入的,CMOS,与非门电路如图,6.3.17,所示，驱动管,VT1,和,VT2,是,NMOS,管，在结构上串联。负载管,VT3,和,VT4,采用并联的,PMOS,管。负载管整体与驱动管串联。,VT1,和,VT3,的栅极相连形成输入端,A,，,VT2,和,VT4,的栅极相连形成输入端,B,。,图,6.3.17 CMOS,与非门电路,56,6.3,逻辑门电路,3,CMOS,或非门电路,两输入的,CMOS,或非门电路，驱动管,VT1,和,VT2,采用互相并联的,N,沟道增强型,MOS,管，负载管,VT3,和,VT4,采用互相串联的,P,沟道,MOS,管。,图,6.3.18 CMOS,或非门电路,57,6.4,组合逻辑电路,组合逻辑电路是由各种逻辑门电路构成的，在组合逻辑电路中，任意时刻的输出仅仅取决于当前时刻的输入，与电路之前的状态无关，即输出状态与输入状态有即时性，电路不具备记忆功能。,6.4.1,组合逻辑电路的分析,组合逻辑电路的分析，就是在给定的逻辑电路的条件下，找出输入和输出端的逻辑函数表达式并化简。其基本步骤是：,（,1,）根据逻辑图，从输入到输出逐级写出各个逻辑门电路的逻辑函数表达式；,（,2,）利用逻辑函数的代数法或卡诺图化简法，对逻辑函数表达式进行化简或变换，得到最简逻辑函数表达式；,（,3,）根据化简后的表达式列出逻辑真值表；,（,4,）由真值表总结概括电路的逻辑功能。,58,6.4,组合逻辑电路,【,例,6.4.1】,分析图,6.4.1,所示的 电路的逻辑功能。,解：（,1,）由逻辑图写出逻辑函数表达式，并化简,从每个门电路的输入端到输出端，依次写出各个逻辑门电路的逻辑函数表达式，最后写出输出与各输入之间的逻辑函数表达式。即,图,6.4.1,例,6.4.1,的图,59,6.4,组合逻辑电路,A,B,C,Y,0,0,0,0,0,01,0,0,1,0,1,0,1,1,0,1,0,0,0,1,0,1,1,1,1,0,1,1,1,1,1,表,6.4.1,例,6.4.1,的真值表,（,2,）由逻辑函数表达式列出真值表，如表,6.4.1,所示,。,（,3,）根据真值表分析电路逻辑功能,从真值表可见，当,C=1,时，,Y=A,；当,C=0,时，,Y=B,。该电路的功能是通过控制端,C,的不同状态来选择输入信号，即具有数据选择功能。,60,6.4,组合逻辑电路,【,例,6.4.2】,组合逻辑电路如图,6.4.2,所示，试分析其逻辑功能。,图,6.4.2,例,6.4.2,的图,解：（,1,）由逻辑图写出逻辑函数表达式，并化简,61,6.4,组合逻辑电路,（,2,）由逻辑函数表达式列出真值表，如表,6.4.2,所示。,（,3,）根据真值表分析电路逻辑功能,由表,6.4.2,可见，当输入端,A,、,B,输入值不同时，输出为,1,，否则为,0,。因此该电路实现了异或逻辑功能，这种电路称为异或门电路。逻辑式为,其对应的逻辑符号如图,6.4.3,所示。,A,B,Y,0,0,0,0,1,1,1,0,1,1,1,0,表,6.4.2,例,6.4.2,的逻辑真值表,图,6.4.3,异或门的逻辑符号,62,6.4,组合逻辑电路,6.4.2,组合逻辑电路的设计,（,3,）根据化简后的逻辑函数表达式，选择合适的器件类型，并画出逻辑电路图。,组合逻辑的设计是分析的,逆过程,，根据给定的逻辑功能要求，设计出实现这些功能的最佳电路。其,基本步骤,是：,（,1,）根据设计的逻辑功能要求列出真值表；,（,2,）通过真值表写出逻辑函数表达式，并化简和变换；,63,6.4,组合逻辑电路,【,例,6.4.3】,设计一个三人表决的逻辑电路。每人有一电键，如果赞成就按电键，表示,1,；如果不赞成，不按键，表示,0,。表决结果用指示灯表示，如果多数赞成，则指示灯亮，,Y=1,；反之则不亮，,Y=0,。,解：（,1,）分析设计要求，列出真值表，如表,6.4.3,所示。,A,B,C,Y,0,0,0,0,0,0,1,0,0,1,0,0,0,1,1,1,1,0,0,0,1,0,1,1,1,1,0,1,1,1,1,1,表,6.4.3,例,6.4.3,的真值表,64,6.4,组合逻辑电路,（,2,）根据真值表写出相应的逻辑式,为了获得最简单的设计结果，应该将初步得到的逻辑式进行化简，可得,65,6.4,组合逻辑电路,（,3,）画出逻辑电路图,可通过上述的逻辑式，用与门和或门实现题设的逻辑关系。但是在集成电路中，与非门是基本的器件，也可以使用与非门来实现题设的逻辑关系，对应的逻辑式通过两次求反并用反演律将逻辑式变换为与非式,图,6.4.4,例,6.4.3,的解图,66,6.4,组合逻辑电路,【,例,6.4.4】,工厂里，有,3,条流水线工作，大车间有两条流水线，小车间有一条流水线。如果一条流水线工作，则只需要小车间供电；如果两条流水线工作，则只需大车间供电；如果,3,条流水线同时开工，则需要两个车间同时供电。试画出控制两个车间供电的逻辑图。,A,B,C,Y,G,0,0,0,0,0,0,0,1,0,1,0,1,0,0,1,0,1,1,1,0,1,0,0,0,1,1,0,1,1,0,1,1,0,1,0,1,1,1,1,1,表,6.4.4,例,6.4.4,的真值表,解：（,1,）分析设计要求，列出真值表。,A,、,B,、,C,分别代表,3,条流水线的工作状态，开工为,1,，不开工为,0,；,Y,和,G,分别表示大车间和小车间的供电与否，供电为,1,，不供电为,0,。列出其真值表，,67,6.4,组合逻辑电路,（,2,）根据真值表写出相应的逻辑表达式并化简,（,3,）根据化简后的逻辑式画出逻辑图,68,6.4,组合逻辑电路,6.4.3,加法器,1,半加器,半加器即指不考虑低位的进位，仅考虑本位的两个二进制数相加，称为半加。,设两个一位二进制数,A,、,B,相加，,S,表示两个数的半加和，,C,为进位。,根据表可写出逻辑表达式，即,由表达式可见，半加器可以用一个,异或门,和一个,与门,实现,A,B,S,C,0,0,0,0,0,1,1,0,1,0,1,0,1,1,0,1,表,6.4.5,半加器的真值表,69,6.4,组合逻辑电路,图,6.4.6半加器的逻辑电路和逻辑符号,70,6.4,组合逻辑电路,2,全加器,除了最低位外，其他位不仅要考虑本位加数,Ai,和,Bi,，还需要考虑来自低位的进位,C,i-1,，将这,3,个数相加，得出本位和数,Si,和进位数,Ci,，这种运算就是全加。,A,i,B,i,C,i,-,1,S,i,C,i,0,0,0,0,0,0,0,1,1,0,0,1,0,1,0,0,1,1,0,1,1,0,0,1,0,1,0,1,0,1,1,1,0,0,1,1,1,1,1,1,表,6.4.6,全加器真值表,由表可得出逻辑关系式,71,6.4,组合逻辑电路,图,6.4.7,全加器逻辑图及其逻辑符号,72,6.4,组合逻辑电路,【,例,6.4.5】,用,4,个,1,位全加器组成一个逻辑电路，以实现两个,4,位二进制数,1100,和,1011,的加法运算。,解：实现两个数的加法运算，即,从上面的加法可见，从最低位开始相加，把进位输出给高位全加器，这样逐级传递求和，这种结构称为串行进位加法器，设计的逻辑电路如图,6.4.8,所示。,图,6.4.8,例,6.4.5,解图,4,位串行加法器电路,73,6.4,组合逻辑电路,6.4.4,编码器,1,二进制编码器,用,n,位二进制代码对,2,n,个信号进行编码的电路，称为,二进制编码器,。例如，,3,位二进制代码可以对,8,个信号进行编码，这种编码器通常称为,8,线,-3,线编码器，也称为,3,位二进制编码器。这种编码器有一个特点，即任何时刻只允许输入一个有效的信号，不能同时出现两个或两个以上的有效信号。例如，当,I,2,=1,时，其他输入信号须为,0,，输出即为,010,。,74,6.4,组合逻辑电路,现以,8,线,-3,线编码器为例，分析编码器的工作原理。,（,1,）确定二进制代码的位数。,N=8,，取,n=3,。,（,2,）列编码表。因为输入变量互相排斥，可以直接列出编码表。,输入,输出,Y,2,Y,1,Y,0,I,0,0,0,0,I,1,0,0,1,I,2,0,1,0,I,3,0,1,1,I,4,1,0,0,I,5,1,0,1,I,6,1,1,0,I,7,1,1,1,表,6.4.7 3,位二进制编码器的编码表,（,3,）由编码表写出逻辑式，并根据要求进行变换。由表,6.4.7,得,75,6.4,组合逻辑电路,（,4,）根据逻辑式，画出编码器的逻辑图。可用非门和与非门画出逻辑图，如图,6.4.9,所示。,图,6.4.9 3,位二进制编码器逻辑图,76,6.4,组合逻辑电路,2,二,-,十进制编码器,二,-,十进制,的编码器是将十进制,0,9,这,10,个数码编成二进制代码的电路。输入的是,0,9,这,10,个数码，输出的是对应的,4,位二进制代码（,2,4,=1610,），简称,BCD,码。,4,位二进制代码共有,16,种状态，其中任意,10,种均可表示,0,9,这,10,个数码，最常用的编码方式为,8421,码。,上述的编码器只能输入一个信号，而实际上常常有多个输入端同时输入信号的情况，比如计算机的键盘编码电路。这种情况要采用优先编码器。优先编码器允许多个输入信号同时有效，但是只按其中优先级别最高的有效输入信号编码，对级别较低的输入信号不予理睬。常用的优先编码器的芯片有,74LS147,（,10,线,-4,线）、,74LS148,（,8,线,-3,线）。,3,优先编码器,77,6.4,组合逻辑电路,图,6.4.10 74LS148,的实物图,图,6.4.11 74LS148,的引脚图,78,6.4,组合逻辑电路,74LS148,的真值表如表,6.4.8,所示,。,79,6.4,组合逻辑电路,6.4.5,译码器,1,二进制译码器,译码和编码的过程相反，是将二进制代码（输入）按其编码时的原意译成对应的信号或十进制数码（输出）。二进制的译码器有,n,个输入端，,2,n,个输出端，常见的译码器有,2,线,-4,线译码器、,3,线,-8,线译码器和,4,线,-16,线译码器。,最常用的,3,线,-8,线译码器为,74LS138,。它有一个使能端和两个控制端，,S1,高电平有效，为,1,时，译码；为,0,时，禁止译码，输出全为,1,。和 低电平有效，均为,0,时，可以译码，否则，禁止译码，输出全为,1,。,80,6.4,组合逻辑电路由逻辑表写出逻辑函数如下,：,可见，当使能端有效时，每个输出函数等于输入变量最小项的非。,81,6.4,组合逻辑电路,【,例,6.4.6】,用,3,线,-8,线译码器,74LS138,实现逻辑式 。,解：将函数用最小项表示,把输入变量,A,、,B,、,C,分别接到译码器的输入端，函数,Y,表示为,Y,=,Y,7,+,Y,6,+,Y,4,+,Y,0,+,Y,5,82,6.4,组合逻辑电路,2,显示译码器,显示译码器,是用来驱动显示器件，以显示数字或字符的部件。显示译码器随显示器件的类型而异。常用的发光二极管数码管、液晶数码管、荧光数码管等是由,7,或,8,个字段构成字形，因而与之相配的有,BCD,七段,或,八段,显示译码器。,发光二极管,LED,是半导体数码管的基本单元，它将十进制数分成,7,个字段，每段为一个发光二极管，其字形结构如图,6.4.14,所示。选择不同的字段发光，可显示出不同的字形。例如，,a,、,b,、,c,这,3,段亮时，显示,7,。,图,6.4.14,字形结构,83,6.4,组合逻辑电路,半导体数码管中的,7,个发光二极管有共阴极和共阳极两种接法，共阴极要接高电平时发光，共阳极要接低电平时发光。,图,6.4.15,半导体数码管的两种接法,