SOC芯片低功耗设计及功耗估计若干问题研究.pdf

摘要摘要近40年来，集成电路工业一直依循莫尔定律而发展，即集成电路的规模每 三年翻两番。作为集成电路最新技术的代表，SOC（System On Chip,片上系统）已经成为集成电路设计领域的研究热点并得到越来越广泛的应用。深亚微米工艺 SOC芯片设计除了要考虑传统的性能和成本的要求并得到二者之间的折衷以外，功耗问题已经成为另一个重要的决定因素。换言之，深亚微米工艺SOC芯片的设 计人员必须同时考虑性能、成本和功耗三方面的要求并要在三者之间取得折衷。而迅猛发展的电池驱动的移动电子产品对芯片功耗的苛刻要求又增加了设计难 度.低功耗SOC设计技术已经成为当前国内外VLSI设计领域竞相研究的关键技 术之一 本论文研究的核心内容为SOC低功耗设计技术若干问题。在对SOC低功耗设 计技术进行了综合分析的基础上，论文研究了 CMOS VLSI的功耗原理和降低功耗 的相关方法.结合现代集成电路的自顶向下的设计方法，论文根据设计层次，逐 一对系统级、RTL级、电路级、器件级的低功耗设计方法进行了详细地分析和研 究.考虑到SOC功耗问题及其在设计过程中受到的制约，论文分别对低功耗可测 性设计，功耗估计，EDA技术方面的研究进展做了总结和介绍。SOC芯片复杂度的提高，已经使测试过程成为功耗较大的过程,为此，本论 文提出了一种新型线性反馈移位寄存器以实现测试向量的自动生成，并通过人工 神经网络技术完成了对该结构的评价，针对复杂SOC芯片的可测性设计（DFT）实现的问题，本论文提出了在设计综合阶段通过时序分析决定DFT方案的时序决 策方法，该方法已经成功地应用在H.264编解码芯片设计中.准确迅速的功耗估计是SOC芯片设计各个层次,特别是高层设计过程中不可 或缺的设计辅助技术.本论文提出了一种基于人工神经网络的集成电路功耗分析 方法.该方法以芯片的输入输出数量、芯片内部标准单元的数目和类别为分析依 据，用基准电路的功耗结果作为网络训练基础，通过网络模拟给出分析结果该 方法在ISCAS89基准电路上进行了验证，结果表明该方法有相当的应用价值.电源的完整性对深亚微米芯片的功耗设计阶段变得愈加重要。电源网格的电 压降效应（IRdrop）造成的延迟会引发时序违反，同时CMOS器件的漏电流会 增加静态功耗。针对这一问题，本文结合布局规划（floorplan）过程中10单元 排布依靠经验的情况，提出了 10单元自动排布算法（IOAP）,在实现10单元自 动排布的同时完成了对电源网格的优化.该方法在H.264芯片物理设计过程中通 过了验证。本论文利用上述SOC芯片低功耗设计技术完成了多款芯片的设计。其中H.264 和AVS芯片均为规模较大的视频解码芯片，LPP1和LPP2是用于无线传感器网络北京工业大学工学博士学位论文节点的处理器芯片，本论文主要完成了这四款芯片的物理设计以上四款芯片均 采用中芯国际180nm工艺并流片成功。此外，本论文还完成了光栅检测系统芯片 EYAS、红外遥控器发射端芯片BWT6122、超低功耗计数器芯片ZCOUNT三种芯片 的设计，上述三种芯片均采用和舰科技180nm工艺流片成功并具有独立自主IP 产权，其中EYAS芯片系统调试成功，ZCOUNT芯片与BJUT6122芯片已经成功流 片成功并封装完毕，正等待板级测试验证。本论文所得的研究结果对SOC低功耗设计技术领域具有重要的理论意义和 应用价值。关键词：集成电路；片上系统；低功耗nABSTRACTABSTRACTThere is a famous Moores Law in integrated circuits industry,which predicts that the integrity of integrated circuits would double every two years.The IC industry followed this law in the past four decades.SOC(System on Chip),a representative product of the flying development of IC industry,is being increasingly used.Except for the performance and cost consideration,power consumption becomes an important pacing factor.Handheld SOC devices,powered by battery,have an explosive demand on low power.This paper mainly focuses on the SOC low power design technology.This paper gives a summary of SOC low power design technology.First,the power consumption principle of CMOS circuits and the basic power reduction method are introduced.Then low power design technology is discussed in each design level,such as system level,RTL levels circuit level and device level.Considering SOC power consumption and its faced limitation in design range,the research progresses of low power design for test(DFT),power estimation and EDA are summarized and concluded.The rising complexity of SOC chips makes chip testing become the most power consumption procedure.For test generation,this paper brings forward a novel linear feedback shift register(LFSR).Artificial neural network is adopted to evaluate the structure.Aimed at DFT implementation of complex SOC chips,a DFT plan decision-making method,called timing decision,is presented based on timing synthesis results,which has been validated in H.264 chips physical design.Fast and accurate power estimation is absolutely necessary in every SOC design level,especially in high levels.With the researches on artificial neural network application,this paper puts forward a neural network-based power estimation method using chip IO number,standard cell types and numbers as analysis basis.Power estimation results of benchmark circuits are used as network training vectors.The final power estimation results can be obtained by network simulation.This method has been validated on ISCAS benchmark circuits with results analysis report.Power integrity becomes more important to power consumption in deep sub-micrometer design.The IR-drop effect on power grid would introduce timing loss or even timing violation.In the meantime,leakage current leads to more static power consumption.To solve this problem,this paper considers the problem of experiencedependant IO placement,an IO automation placement algorithm(IOAP)It accomplishes automatic IO placement and power grid optimization synchronously.This method has been used successfully in H.264 physical design.Several chip designs,adopting the low power SOC design technologies above,have been implemented and taped out.Among the叫 H.264/AVC and AVS are large-scale video decoder chips,LPP1 and LPP2 are!ow power processors used in wireless sensor network node.This paper mainly performed the physical designs of above four chips using SMIC 180 run technology.Other three chips*full designs,one grating detection system ship(named EYAS),one infiared remote control chip(named BJUT6122)and one military low power counter chip(named ZCOUNT)havem北京T.业大学工学博士学位论文been also implemented in this paper,which are taped out in HJTC 180 nm technology.EYAS has successfully validated on evaluation board and the other two chips have just been packaged.The research results in this thesis have significant meanings both in theoretical investigation and in practical application.Key Words:Integrated Circuit;SOC;Low-power第1章绪论第1章绪论SOC(System On Chip),即片上系统，已经成为IC设计中最为核心的技术.而随着集成电路技术的飞速发展和对消费类电子产品一特别是便携式面向客户 的电子产品的需求，推动了 SOC的飞速发展，也给人们提出了许多新的课题.对 于电池更动的SOC芯片，已不能只考虑性能的两个方面一速度(speed)和面积(cost),而必须要注意它己经表现出来的且变得越来越重要的第三个方面一功 耗，这样才能延长电池的寿命和电子产品的运行时间.本章首先介绍了本文研究 的背景和意义;接下来论述了低功耗设计的研究的现状;然后，介绍了本文的主要 研究内容；最后，给出了全文的结构.1.1 课题背景及课题意义集成电路发展中有一条著名的莫尔定律，集成电路的规模每三年翱两番，在 过去的40年时间里，集成电路工业一直遵循此定律.在这期间，最小特征尺 寸以每年1领的速度减小，举个例子:1980年的最小特征尺寸是3皿到了 2002 年已经减小到了 0J3uin;die的面积每年减小13%;DRAM的设计复杂度(用芯片 上的晶体管数来衡量)，每年增长50%,而对于微处理器，每年增加35%.由此带 来的性能的提高更加显著，比如薇处理器的时钟频率每年加快30%。半导体工业 在过去的40年中，每一个芯片的花费以每年25%-30%的速度减少.器件制造和 封装技术，电路和体系结构知识的积累，设计方法学和工具的更新，使整个集成 电路的发展日新月异。以电池供电的便携式系统的应用迅速普及，例如笔记本电脑、掌上电脑、蜂 窝移动电话等时尚消费和商务类电子产品现代设计的复杂性和不断提高的时钟 频率导致电路的总功耗越来越高，电池供电时间缩短和电路热失效的现象越来越 严重，功耗己经开始成为电路设计的关键。在工艺尺寸不断减小的同时，CMOS 器件的参数并不能理想地按比例缩小.考虑到互连线材料和芯片封装工艺的影 响，功耗管理面临着多种严峻的考验.根据国际半导体协会给出的国际半导体技 术路线图(International Technology Roadmap for Semiconductors,简称 ITRS)，低功耗 设计已经成为SOC芯片设计面临的主要挑战之一，见表1-1.SOC芯片的功耗会成为SOC设计中和设计复杂度一样关键的问题，见图1-1.结合工艺、器件、互连、设计复杂度，图中浅色实线给出了未来SOC芯片的功耗 要求，柱状条给出了芯片总功耗.可见2008年之后实际的芯片功耗都将大大超 出实际要求，动态的存储器功耗和逻辑功耗仍将占主要部分.北京工业大学工学博士学位论文表1-1 ITRS设计挑战Table 1-1 ITRS design challenges121CfcoAw仲JiU.SmmhoqtDeci 切 pAoductivilySyem level hijh levi M abr3don(HW/SW)fcnctoanrfity spec,piafbnn based des”muhiocsoor p叩vwiahg,tyem inteirMwn.AMS Mda4on*hou dyn4mH.and muctekqc).system and orcou.power opiimonMamiTaciufatMlilyFerformance/powef vwaWity,device p*rnoter varttbility.liihognpliy hnitMioM Mipaci tt.quality of(proccM)modohATE iruerf。tMt(tndtiXA/sX mixfid-a9al mm.datey BIST,OFTRd同。LopcHcuiiAayout MTTFhwk defign.BISR,loR-error corvectionInlcrfernc4Lope*arcuil/Uyo*4 igui iMOfnty aml/sn.EMJ Mafysi、thefnal amilystfCholkpfu，2 eSuwy of bUfCtDw*fP pnoductiviiyCompete ftMtntl veriftcxbOM of Zg complete vwficMkM code mum,cMRpkte deploy meat of rmebon.coverageTgU Rwoftc for$O and gwattUofk sadenerfiag devicesCost-driven dee 即 flowHeterogeaeout oompoRcai iMgmion(optical.Mtfdttnui.cheakM k etc.)Pbuw ccMMutapiiMSO power nanetnentMatmUctunhLtyUncontcollafale rtveshod vanaMttyAAw4d analoMwKd aR DPT(JH.MraOM Mo).bticaT Z y”in abilityAmanonuc 8mpuH”robuM detip,SW MdifyInlerfonorKCInteftcMMW bccao/aitun SOI-Mean ott ittsuiator8,0007.COO6.0005.0005.严xooo2.0001 ooo02006 2006 2007 200S 29 2010 2012 2013 2014 2D15 20增 2017 2018 2019 2020图14soc功耗趋势Fig 1-1 SOC power consumption trendsonn_nmlw登彩效以敢超M3八像、Ig3.肾n mi Urt f 9Mtc Rmo Log c Salic RxrMrvy ynanic 小/C 7ryxt S0 c Drac 4er*Rgj,sr Targttfitr Higfh ptmaK Vt*L Mojunmu P(7wvr Calnltitwt3so310310310310310310310310Mnatunr Hlpc雄eo/k.MFf Dmenlv for 1Moimno Pztr0.94O.M0.610.M044。仪0.640.M0J4%，“如 HMSTt M19810411111611912swMinimum A加出&CAiSirr TwUjtl Jor Con*KWisv yPl：Wax/rww Pet Co/cUMm140UQ140140140140UO149140Maximum WU MzUmmrAm。Drm/tyjbr Mouse 650.70“4OK040J5OJSOJOWBattery 网一hanti-Md)2AXO3.03.03J)3.03.03.03.0/Pxr will br UkM ttort by 17VAMr F/Rog tdua cvturaiMU i/km padLaga13.4 低功耗技术在多个芯片上的应用本文在7款芯片的部分设计和全部设计中，根据各个芯片不同的特点应用了 多种低功耗设计技术。通过功耗分析和实际流片结果，对所采用的技术和实现效 果进行了分析和整理。其中共涉及了 7块芯片的设计，包括视频解码芯片H.264、AVS,低功耗无限传感器网络处理器LPP1、LPP2,低功耗光栅监测系统芯片 EYAS,红外遥控芯片BJUT6122,超低功耗计数芯片ZCOUNT.H264、AVS芯片是与中科院计算技术研究所合作开发的项目，作者所在单 位主要负责物理设计工作。H.264主要用于H.264视频解码，约包含70万门。AVS芯片包含嵌入式CPU,同时支持H.264和AVS标准的视频解码，约包含130 万门.LPP1,LPP2芯片是与中科院计算技术研究所网络组合作开发的项目，为下 一代互联网示范工程2005年研究开发、产业化及应用实验项目（CNGD子项 IPv6无线传感器网络节点（CNGI0il（MD）作者所在单位主要负责两款 处理器芯片的物理设计工作无线传感器网络节点是整个无线传感器网络的基本 功能单元，是网络构建的核心。而处理模块是整个节点的核心部件，它提供节点 进行各种处理的所需要的计算资源，其中最主要的是实现安全可靠的无线通信协 议，同时它也负责整个节点资源的调度和管理，如系统资源的调度和管理，功耗 动态管理等.LPP1和LPP2规模较小，约在1万门左右（LPP2稍大）它们对 速度的要求不高，工作在4MHz,低功耗等待的情况下可以工作在3.2kHz.物理 设计主要需要满足设计对低功耗的要求。EYAS,BJUT6122,ZCOUNT都是完全由本实验室自主研发的芯片，下面 7北京工业大学工学博士学位论文分别介绍。EYAS实现了整个光栅采集系统的主要功能：正交信号细分，数据计算，显 示处理，参数设定等。该芯片可以方便的构建光栅检测系统，使用方便，成本低 该芯片使用时钟门控技术，大大降低系统功耗.BJUT6122是一款红外遥控专用芯片，主要用于电视机遥控器。该芯片使用 电池供电，通过键盘扫描和配置电路实现控制信号输入，采用脉冲相位调制编码(PPM)进行控制信号编码，通过大电流输出10单元驱动红外发光二极管输出 红外信号。该芯片仅在键盘触发后工作，信号传输完毕即自动休眠。芯片工作在 2MHz,具有极低的功耗.ZCOUNT根据解放军军械学院的需要进行预研的项目 ZCOUNT主要用于 火炮的计数，同时完成数据存储、LCD显示控制、参数设定等功能。ZCOUNT 通过应用时钟管理机制和无时钟中断触发唤醒机制，实现了极低的功耗.ZCOUNT为混合信号芯片.模拟模块包括直接驱动LCD液晶基板的四电平编码 信号的生成及控制模块，监控电池电压的电源检测电路模块等。对LCD基板的 直接驱动节约了系统功耗电源检测电路在电压不足维持系统正常工作时给出报 警信号.1.4论文内容本论文主要由六部分组成：第一部分：绪论，对本论文研究背景和研究内容的概述；第二部分：集成电路低功耗设计技术，具体介绍了各种集成电路低功耗设计 技术及其发展现状，结合具体芯片介绍了采用的低功耗设计技术。第三部分:测试电路及可测性设计策略,改进了一种测试向量发生电路结构，提出了一种可测性设计策略评价方法；,第四部分：基于神经网络的芯片功耗估计，提出了一种基于神经网络的芯片 功耗估计方法；第五部分：10自动排布对电源网格的优化，提出了一种10单元自动排布算 法，实现了设计过程中对电源网格的优化；第六部分：7款芯片的设计实现；最后是结论部分，在总结本论文完成情况的基础上，指出在本方向进行研究 工作的展望与设想.8第2章集成电路低功耗设计技术第2章集成电路低功耗设计技术狭义的集成电路低功耗设计技术是设计各个阶段，对于不同的设计层次，为 了降低集成电路功耗所采用的集成电路设计技术。狭义低功耗设计技术的层次包 括系统级，体系结构级，逻辑级，版图级和工艺级。一般地说，进行低功耗设计 所处的层次越高，该设计所能降低的功耗也就越多.广义的低功耗设计技术则包括芯片从制造到使用的过程中，对降低功耗或应 用狭义低功耗设计技术有益的各种技术的总和广义的低功耗设计技术包括板级 功耗优化技术，集成电路低功耗测试技术，功耗分析、估计技术，EDA技术等本章首先介绍CMOS集成电路功耗的基本原理和降低功耗的基本方法，然后 对与本论文研究内容相关的狭义及广义低功耗设计技术进行了介绍.2.1 CMOS电路功耗原理及降低功耗基本方法要研究低功耗设计技术，必须了解电路中功耗产生的原因.本节主要介绍 SOC中占统治地位的CMOS电路功耗原理。CMOS电路主要有三种功耗来源?信号 变化时电路电容的充放电电流；结反偏漏电流和亚阈值电流；CMOS开关过程中 引起的短路电流.针对功耗的来源，本节还介绍了降低功耗的基本方法和途径:降低工作电压，减小负载电容，减少开关活动。值得注意的是功耗优化是一个整体，真正的功耗 优化过程都综合考虑各个方面.2.1.1充放电功耗对CMOS电路，当输入信号变化时，输出电压将因充电上升，接近电源电压，或放电使输出接近地电平.对于静态逻辑，输出随输入改变而变化；对于动态逻 辑，输出将在前半个周期充电，等待第二个时钟相到来时，输出电压才随输入改 变.两种情况下，CMOS电路的功耗将正比于总的负载电容，但是其输出端有不 同的信号变化频率.以CMOS反相器为例，输出负载为寄生电容和负载电容的总和。其中包括后 一级门的输入门电容、互连电容和反相器源涓区的电容三种类型的电容。在深亚 微米工艺中，门的尺寸按比例缩小，互连电容将起主要作用。假设输入信号的 翻转概率为a（也称为信号活性），电路的时钟频率为f,对一个节点i,当信号 从0到1或从1到0变化时，输出的节点电容Ci,产生一个电压变化AV（大部 分节点电容的充放电电压AV的变化范围从地电平GND到Vdd,因此KVdd）,由此而引起的能耗为CiAVVdd.在工作频率等于f时，设其信号变换的开关9北京工业大学工学博士学位论文活动率为ai,那么，对于有N个节点的电路，其开关功耗为：N尸=/匕(2-1)化简得到：P=2.Q(2-2)其中Cl为等效负载电容，CL=i充放电功耗在CMOS电路中起决定作用，它大约占全部功耗的70%到90%的，因此，低功耗设计方法重点就在于降低充放电功耗，根据(2-2),减小负载电容、工作电压、工作频率和信号活性都可以减小动态功耗。2.L2短路电流功耗理想的CMOS电路的晶体管改变状态不需要时间，不存在从电源到地的通道。实际上，当输入门的上升/下降时间大于输出的上升/下降时间时，将存在从电源 到地的短路电流如果N型MOS管的开启电压是V、，P型MOS管的开启电压是%则当%.%KV“-|V”|成立时，将出现短路电流”“尸.=K4%2%)3.N/(2-3)其中K是与管子大小和工艺有关的常数；VT是阈值电压；t是信号上升或下降时间；N是反相器输出的平均管子数；f为工作频率.由此可见，输入上升/下降时间越长，则短路电流存在的时间越长，平均短 路电流越大.要减少总的平均短路电流，则需要输入和输出的上升/下降时间相 同。短路电流的峰值与器件尺寸有关，但平均短路电流却基本上与尺寸无关刈当峰值电流增加时，上升/下降时间减小，所以平均电流保持不变。短路电 流与电压的关系取决于沟道长度。对于短沟MOS器件，由于迁移率限制，电流是 常数，因此平均功耗与电压成正比(P=IV)；对于长沟道MOS器件，不容易达到电 子速度饱和，其间工作在线性区，平均电流正比于电源电压，因此功耗与电压的 平方成正比.对大多数芯片，短路电流功耗占总的动态功耗的5-10%口，如果电 源电压低于两种晶体管的开启电压之和，即V.V时，降低电压延时呈线性增加，此时可以用改变电路结构等措施 来弥补低电压带来的延时增加，但当电压进一步降低到接近阐值电压时，漏电流 迅速增大.为了避免这种情况发生，电压最多只能降到2V左右用。2.1.5 降低负载电容动态功耗与负载电容成正比，因此减小负载电容成为降低功耗的另外一个重 要途径。在CMOS电路中，电容主要由两方面构成口巩一方面是器件栅电容和 节点电容，它们和器件工艺有关；另一方面是连线电容。值得注意的是，随着工 艺的发展，连线电容己经超过器件电容为了减小电容，在工艺方面可以选择小 的器件，物理设计时减小连线长度。文献3135研究了降低负载电容的低功耗方 法。图22显示了在不同设计阶段降低负载电容的措施(刈.第2章 集成电路低功耗设计技术图22在不同的设计阶段降低负载电容的措施 Fig 2-2 Methods to reduce load capacitance in difieroit stages2.L6减少开关活动性在CMOS电路中，功耗和开关活动性息息相关。若信号活动性为0,即使负 载电容很大，它也不消耗能量。文献3648对减少动态开关动作的方法作了大量 研究，各个设计阶段均可以通过减少开关动作减小功耗，设计层次越高效果越明 显；开关活动性与数据频率f和开关活动率a有关巴f描述单位时间内信号到达 节点的次数，而活动率.则描述到达节点时信号的翻转几率。值得注意的是，在 有些CMOS电路中，伪跳变占据了相当一部分开关活动性149】.由于此类信号没 有任何作用，因此它造成系统功耗的白白损失.伪跳变由电路中的比较器、进位 加法器、解码甥等运算逻辑部件形成，它一旦形成便向下一级电路传播，直到寄 存器为止.因此它所造成的功耗与它流过的路径有关它传播经过的单元越多，浪费的功耗便越多.为了降低伪跳变带来的浪费，一种办法是消除伪跳变的产生;另一办法是缩短其传播长度。2.2低功耗设计层次数字SOC系统的低功耗设计，可以从设计的各个层次下手，不同层次对于 系统功耗的优化是不同的，不同层次完成的任务也是不同的.比如在进行RTL 13北京工业大学工学博士学位论文级设计的时候是考虑不到布局布线中线延迟对功耗的影响，只有到了这个级别的 设计时，才能深入分析.在考虑如何降低电路的有效翻转率时，设计者就可以从不同的层次入手，在 系统级设计阶段可以设计系统的电源管理模块，在RTL设计阶段使用门控时钟，在逻辑设计阶段改变具体门电路的逻辑安排等.这些方法最终都可以降低电路的平均翻转率，不同级别措施的效果会有很大 差异，通过系统的功耗管理有可能降低电路30%的翻转次数，而通过逻辑的重新 安排却只能降低5%的魏转次数：但在设计系统的电源管理模块时，设计者需要 进行大量的分析和论证后才能确定有效的设计规约，而逻辑的重新安排却通过功 耗优化软件(比如Synopsys的Power compiler)就可以实现了，因此在进行低功耗 设计时，设计者可以根据系统的具体要求选择合适的低功耗设计方法，根据介入系统设计阶段的不同，数字系统的低功耗设计方法可以分成若干层 次。一种常见的分类方法，按照抽象层次的不同，可以分为:系统级、RTL级、电路级、器件级。各个级别可以达到的低功耗设计效果也完全不同，抽象层次越 高表明在数字系统的设计中进行低功耗考虑得越早，因此在较高抽象层次采用的 低功耗设计策略获得的效果最好.系统级低功耗设计包括两个方面:一是系统体 系结构，另一个是系统软件部分.其中系统体系结构包括:流水线结构、并行结 构、总线编码等；软件部分主要考虑算法、动态电压管理等方面，它研究的重点 是数字系统如何操作和控制各个芯片的工作，达到降低功耗的目的。RTL级常采用的低功耗设计方法有:门控时钟、操作数隔离、有限状态机编 码等.现在的设计方法学中，综合都是基于IP厂商提供的标准单元库，所以这里 对电路级的低功耗设计就不过多阐述。电路级的低功耗设计的最为简单的方法就 是选用低功耗的标准单元库同时，通过异步电路、低功耗电路结构等技术也可 以有效降低功耗。器件级是进行低功耗考虑的最低层次，也就是在具体电路实现采用某些措施 来降低电路的功耗，在这个层次主要可以考虑:逻辑类型的选择、优化工艺降低 电容、电压缩小(voltage scaling),采用多的值电压器件等方面这里的电压缩小 是指在具体电路实现时如何通过降低电路的供电电压来达到降低功耗的目的，是 系统级的动态电压管理的具体实现。2.2.1 系统级优化技术2.2.1.1 动态功耗管理技术及应用由于IC的功耗正比于IC的运行频率，动态功耗管理的一种方法是在IC不 工作时，将其时钟频率由最大降至一个容许的较低的频率，进入低功耗的休眠状 态，以降低功耗。文献50/7对功耗管理进行了深入的研究。由于系统在正常工 14第2章集成电路低功耗设计技术作状态和休眠状态之间的转换需要时间，因此转换将影响系统性能。该技术的核 心是如何根据系统的状态信息决定系统何时进入低功耗的休眠状态，现在主要使 用基于预测算法的技术和基于随机控制的技术.另一种是使用门控时钟，虽然它在RTL级设计时加以实现，但由于它在现 代IC低功耗设计中起着十分关键的作用，在系统结构级设计时，也应该加以充 分考虑。门控时钟是在IC的某些功能单元不工作时阻断该功能单元的时钟输 入，停止该单元的工作（停止单元内部信号翻转），从而降低IC的运行功耗.门 控时钟就是在IC时钟分配网络中加入门控逻辑，控制功能单元的时钟输入；功 能模块存在关闭和重新开启的时间开销，不可避免地会整体降低系统性能；由于 使用该技术时，功能单元关闭速度快（his）,开启速度慢，会引起时序上的问 题，所以IC中过多使用门控时钟，会导致逻辑错误增加。Toshiba的用于PDA 和数码摄像机的多媒体SOC的MPEG-4解码单元、DMA及RISC核，都使用软 件控制实现门控时钟，通过相应指令设定特定控制寄存器的相应位、控制相应模 块的时钟输入，门控时钟也存在着何时进入低功耗状态和何时重新运行的问题。下面介绍本论文所采用的动态功耗管理技术EYAS芯片系统级功耗管理设计EYAS芯片是本文自主研发的光栅采集系统芯片,其系统结构如图2-3所示，集成了光栅检测、主控制器、液晶控制器、A/D转换器、键盘扫描等模块.其中 键盘模块是系统的主要输入接口，A/D转换器用于附加检测。时钟控制模块是芯片功耗管理的主要部分。该模块实际为带门控时钟的时钟 发生器。时钟控制模块生成4、16、64分频的时钟供给各个模块，可根据系统工 作模式切换时钟频率、或者直接关闭时钟.直接起到了控制系统功耗的作用.图2-3芯片系统结构示意图Fig 2-3 Chip system structure illustration结合状态级编码、低功耗模块设计技术的应用，得到了 EYAS芯片的低功耗 15北京工业大学工学博士学位论文运行结果：芯片在测试模式（系统动作频率大大高于实际工作状态）和正常工作 模式下的功耗数据见表2/（表中峰值功耗的时间间隔为一个时钟周期，即 100ns）.表2/中的数据表明：由于实际工作状态系统有更多时间处于休眠，功 耗比全功能运行的测试模式低.Table 2-1 CHIP power consumption data（in Watt）表21芯片功耗数据（单位：瓦）模式总计动态功耗电功耗开关功耗内部功耗转移功耗毛刺功耗峰值功耗测9 503e-49 43716 566c41 28318 15515 263c91 658e*72 0337试100%99.31%0 69%13 59%8641%000%0 02%实2 06711 90811.58772.701351 638M7 6830.0024082际100%92.32%7.68%14.15%85.85%000%0.00%ZCOUNT芯片休眠/唤醒机制EYAS芯片是本文自主研发的超低功耗计数芯片。本节主要讨论ZCOUNT 芯片的休眠/唤醒机制。图2-4展示了产生休眠唤醒信号的电路。该电路共有6 个输入，其中4个位外部中断源，一个系统复位信号，一个主控制器产生的休眠 信号OSC_OFF该电路只有一个输出O_OSC,也就是给时钟发生器的控制信号。电路需要根据6个输入动作对O_OSC做出调整，本设计中采用了 LATCH单元 实现了功能，见图2Y。休眠信号的产生电路见图2-4中上半部分。主控制器给出休眠信号，即 OSC_OFF置高。信号通过两个延时单元生成两个交错上升沿（PoR）,随后通过 异或门和反相器得到低电平脉冲在3）由于主控制器在休眠生效时不能把 OSC_OFF复位到低电平所以在反响器的输出通过多路选择器，用OSJOFF 信号本身选通。这样保证了仅在OSC_OFF上升沿生成LATCH的置数脉冲，见 图25.该方式保证了休眠信号的稳定性，也保证了主控制器在休眠时进入正确 等待状态.第2章 集成电路低功耗设计技术图2YZC0UNT休眠、唤醒电路Fig 2-4 Illustration of ZCOUNT standby,wakeup circuits系统的唤醒有两种方式：复位信号唤醒和中断信号唤醒。由于中断信号包括 测量过程中的触发信号和人工操作信号，所以将中断信号通过或门之后接入 LATCH的G端，作为电平触发信号。复位信号则直接连接到LATCH的复位端.这两个信号均使LATCH输出的O_OSC信号置低，即时钟打开。LAICH置数端 SN接入的休眠脉冲负责将O_OSC信号置高，机关断时钟，实现休眠。该唤醒 过程见图24.图25休眠信号生成Fig 2-5 standby signal generatio