数字IC芯片设计.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,模拟,?,数字,?,OR,数字,IC,设计流程,数字,IC,设计流程,确定项目需求,制定芯片的具体指标,系统级设计,用系统建模语言对各个模块描述,前端设计,RTL设计、RTL仿真、硬件原型验证、电路综合,后端设计,版图设计、物理验证、后仿真等,具体指标,物理指标,制作工艺,裸片面积,封装,性能指标,速度,功耗,功能指标,功能描述,接口定义,前端设计与后端设计,数字前端设计（,front-end,）,以生成可以布局布线的网表,(,Netlist,),为终点。,数字后端设计（,back-end,）,以生成可以可以送交,foundry,进行流片的,GDS2,文件为终点。,术语：,tape-out,提交最终,GDS2,文件做加工；,Foundry,芯片代工厂，如中芯国际。,算法模型,c/matlab,code,RTL HDL,vhdl/verilog,NETLIST,verilog,Standcell,library,LAYOUT,GDSII,对功能，时序，制造参数进行检查,TAPE-OUT,综合工具根据基本单元库的功能,-,时序模型，将行为级代码翻译成具体的电路实现结构,布局布线工具根据基本单元库的时序,-,几何模型，将电路单元布局布线成为实际电路版图,数字,IC,设计流程,前端设计,(RTL to,Netlist,),RTL,（,Register Transfer Level,）,设计,利用硬件描述语言，如,verilog,，对电路以寄存器之间的传输为基础进行描述,综合：,将,RTL,级设计中所得的程序代码翻译成实际电路的各种元器件以及他们之间的连接关系，可以用一张表来表示，称为门级网表（,Netlist,）。,STA,（,Static Timing Analysis,，静态时序分析）：,套用特定的时序模型（,Timing Model,），针对特定电路分析其是否违反设计者给定的时序限制（,Timing Constraint,）,RTL Code,风格代码检查,功能仿真,逻辑综合,成功？,综合后仿真,成功？,STA,成功？,代码修改,约束修改,N,N,N,Netlist,后端,整个,ASIC,设计流程都是一个迭代的流程，在任何一步不能满足要求，都需要重复之前步骤，甚至重新设计,RTL,代码。,模拟电路设计的迭代次数甚至更多。,前端工具,仿真和验证,QUATURS II,Cadence,的,Incisive,：,就是大家最常用的,nc_verilog,nc_sim,nc_lauch,verilog,-xl,的集合,。,综合,Synopsys,的,DC,Cadence,的,RTL,Compliler,号称时序，面积和功耗都优于,DC,，但是仍然无法取代人们耳熟能详的,DC.,BuildGates,：,与,DC,同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用,。,启动命令：,bg_shell,gui,&,后端设计（,Netlist,to Layout,）,APR:Auto,Place and Route,自动布局布线,Extract RC:,提取延时信息,DRC,：,Design Rule Check,，设计规则检查。,LVS,：,Layout Versus Schematic,，版图电路图一致性检查。,ARP,Extrat,RC,STA,成功？,DRC,成功？,LVS,成功？,N,N,后仿真,Netlist,Layout Edit,N,APR(Auto,Place And Route,自动布局布线,),芯片布图（,RAM,ROM,等的摆放、芯片供电网络配置、,I/O PAD,摆放）,标准单元的布局,时钟树综合,布线,DFM,（,Design For Manufacturing,),布局布线主要是通过,EDA,工具,来完成的,APR,工具,工具,APR,Synopsys,ASTRO,Cadence,Encounter,布局布线流程,IO,，电源和地的布置,指定平面布置图,电源的规划,电源布线,布线,ENCOUTER,布局布线设计流程,1,、登录服务器，进入终端，输入：,encounter,，进入,soc encounter,2,、调入门级网表和库,网表文件：,bin/,accu_synth.v,约束文件：,bin/,accu.sdc,时序库：,hjtc18_ff.lib hjtc18_ss.lib hjtc18_tt.lib,IO,约束文件：,bin/,accu.io,Import design,3,、在,advanced,的,power,里添加,VDD GND,4,、布图规划,floorplan,一开始有默认值，但我们需要对自动布局的结果进来手工调整。,Floorplanspecify,Floorplan,我们需要芯片具体的尺寸要求改变里面的数值。,将,Ratio(H,/W),改为,1,将,core utilization,改为,0.5,将,core to left/right/top/bottom,改为,10,5,、,creat,power ring,在,power,里选择,power,planingadd,rings,会弹出,add ring,对话框,6,、,placement,placestandard,cells,然后,placeplace,Flip I/O,7,、,Route,routenanoroute,得到最后的布线图,时钟树综合,时钟树和复位树综合为什么要放在,APR,时再做呢？,时钟树综合的目的：,低,skew,低,clock latency,DFM(,Design For Manufacturing),DFM,：可制造性设计,DFM,步骤在整个布局布线流程以后开始，主要目的是通过一些技术处理防止芯片在物理制造过程中出现问题，造成芯片不能工作。,DFM,的目的在于提高良率。,DFM,主要考虑以下效应：,天线效应,Metal liftoff,效应,Metal over-etching,效应,DFM,天线效应,Metal liftoff,Metal over-etching,DFM,信号线太长造成,由金属线过窄造成,由金属过宽造成,DRC,（,Design Rule Check,）,Design Rule,：,由于制造工艺与电路性能等原因，对版图设计有一定要求，比如说，线宽不能低于最低线宽N,阱间应当具有一定间距，每一层金属应当具有一定密度等。,LVS,（,layout versus schematic,）,LVS,：,LVS,是为了检查版图文件功能与原有电路设计功能的一致性,。,LVS,软件根据标准单元库设计者提供的,cdl,网表文件从版图中提取电路网表。,后端设计的挑战,后端设计挑战,时钟树（,clock tree,）,当生产工艺,小于,0.18um,时，因为布线而造成的时序差异和延迟常常超过模块中电路设计的差异和延迟。,交叉效应（,cross talk,）,天线效应（,antenna effect,）,当布线过长时产生的天线效应会对电路的时序产生影响，解决的办法是插入天线二极管。,混合电路设计,（,mixed-signal design,）,用人单位要求,高级数字前端电路工程师 工作地点：成都 职位描述：,1.,完成公司,ASIC,数字前端的设计和验证；,2.,配合数字后端部门完成,ASIC,的后端设计；,3.,配合测试部门完成,ASIC,的测试；,4.,完成相关文档的整理与编写。任职要求：,1.,相关专业本科以上学历；,2.4-5,年相关工作经验，具有独立设计模块、芯片能力；,3.,熟练掌握,Verilog,，熟悉芯片的仿真验证方法，熟悉,NC-,Sim,CS,Quartus,等,EDA,工具；熟悉,ASIC,设计流程；了解系统总线架构和常用软硬件接口协议。,4.,良好的沟通协调能力及团队合作精神。数字后端设计工程师 职位描述：负责数字电路的综合、自动布局布线、时钟分析、时序修正、电源分析、信号完整性分析、物理验证、代工厂,tapeout,等数字后端工作，协助前端工程师完成设计、验证和时序分析，完成对代工厂数据交接和对客户技术支持。任职资格：,1.,微电子相关专业，本科以上学历。,2.,熟悉,SOC,从,RTL,到,GDS,的完整设计流程；,3.,能够熟练使用,Astro,/Encounter,、,DC/PC,、,PT,、,Formality,、,MentorDFT,、,StarRC,、,Calibre,等相关设计工具的某一套或几种；,4.,较好的英文阅读能力；,5.,高效的学习能力和团对合作精神。,谢谢,后端设计的挑战,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加标题,此处添加内容,此处添加内容,此处添加内容,双击添加,标题文字,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,双击添加,标题文字,单击此处添加段落文字内容 单击此处添加段落文字内容,单击此处添加段落文字内容 单击此处添加段落文字内容,单击此处添加标题,单击此处添加标题,单击此处添加,段落文字内容,此处添加内容,此处添加内容,单击此处添加,段落文字内容,此处添加内容,单击此处添加,段落文字内容,此处添加内容,单击此处添加,段落文字内容,此处添加内容,单击此处添加,段落文字内容,此处添加内容,单击此处添加,段落文字内容,单击此处添加标题,单击添加,单击添加内容文字,单击添加,单击添加内容文字,单击添加,单击添加内容文字,单击添加,单击添加内容文字,单击此处添加标题,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,单击此处添加段落文字内容,Encounter,界面,返回,布图：,RAM,ROM,等的摆放、芯片供电网络配置、,I/O PAD,摆放,布局,(Placement),自动放置标准单元,时钟树综合,时钟树和复位树综合为什么要放在,APR,时再做呢？,时钟树综合的目的：,低,skew,低,clock latency,布线,(Routing),将分布在芯片核内的模块、标准单元和输入输出接口单元（,I/O pad,）按逻辑关系进行互连,