VHDL和VERILOG的比较很好.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,VHDL和VERILOG的比较 很好,1,整体结构 点评：,两者整体结构基本相似；,VHDL,分为两段描述，需要进行大量说明，程序通常比较长；,Verilog HDL,采用一段描述，通常不进行说明，或只进行非常简短的说明，程序比较简短。,VHDL,与,Verilog HDL,的对比,2,外部端口描述,entity mux4 is,port(s:in std_logic_vector(1 downto 0);,a,b,c,d:in std_logic_vector(7 downto 0);,y:out stdlogic_vector(7 downto 0);,end mux4;,module kmux4_1(s,a,b,c,d,y);,input1:0 s;,input 7:0 a,b,c,d;,output7:0 y;,VHDL,与,Verilog HDL,的对比,2,外部端口描述 点评,VHDL,采用实体专门描述，需要为每个信号指定传输模式和数据类型，可以输入输出抽象的数据；,Verilog HDL,采用简单语句描述，只指出端口的基本模式和数据宽度，只能输入输出较具体的数据。,VHDL,与,Verilog HDL,的对比,3,数据对象和数据类型,VHDL,的数据对象有常量、信号和变量，分别表达不同的硬件对应概念；,每种对象都可以设置为不同的数据类型，可以明确表达各种具体或抽象的数据；,数据使用时必须进行类型说明，运算时必须考虑类型的一致性。,VHDL,与,Verilog HDL,的对比,3,数据对象和数据类型,Verilog HDL,的数据对象有常量和变量；,其中变量分为连线型（,wire),和寄存器型（,reg),wire,型类似于信号，而,reg,型类似于变量，只能在子程序块中赋值；,数据变量默认为,wire,型。,VHDL,与,Verilog HDL,的对比,4,主要运算：逻辑运算,VHDL,中 有常用的,6,种，可以对,1,位的逻辑量或逻辑数组进行运算；,Verilog HDL,中有,3,类共,14,种，分为一般逻辑运算，位逻辑运算，缩减逻辑运算；,其底层逻辑功能要强大一些！,VHDL,与,Verilog HDL,的对比,4,主要运算：,算术运算,VHDL,中有,10,种 但很多都不能进行综合，只能用于行为描述；,Verilog HDL,中只有能够综合的,5,种。,VHDL,的行为设计能力更强一些！,VHDL,与,Verilog HDL,的对比,4,主要运算：关系运算,VHDL,中有,6,种；,Verilog HDL,中有,2,类共,8,种，对比增加了全等和不全等（用于对不定态比较）。,点评：,VHDL,的运算划分比较抽象，适应面较广；,Verilog HDL的运算划分比较具体，对逻辑代数反映更细致一些。,VHDL,与,Verilog HDL,的对比,5,并行语句,两种语言的语句都分为并行语句和顺序语句；并行语句在主程序中使用；,顺序语句只能在子结构中使用。,并行语句可以分为三类：,赋值语句、元件语句、进程语句,VHDL,与,Verilog HDL,的对比,5,并行语句：赋值语句,VHDL,信号赋值语句,（直接赋值、条件赋值、选择赋值）,Verilog HDL,assign,语句（连续赋值）,（对,wire,类型变量）,例：,assign y=a&c,assign f=x+y,VHDL,与,Verilog HDL,的对比,6,并行语句：元件语句,VHDL,元件语句,（需在结构体中进行说明）,Verilog HDL,门原语、元件例化语句,（无需说明,只需调用相应的工作库）,例：,module reg8(qout,in,clk,clear),reg8 myreg(accout,sum,clk,clear),VHDL,与,Verilog HDL,的对比,6,并行语句：进程语句,VHDL,Verilog HDL,process(,敏感表,),always(,敏感表,),begin begin,顺序语句；顺序语句；,end process;,end,VHDL,与,Verilog HDL,的对比,7.,顺序语句,:,赋值语句,VHDL,Verilog HDL,信号赋值,非阻塞赋值,变量赋值,阻塞赋值,例：,b=a;c=b,过程结束时赋值，,c,落后,b,一个时钟周期；,b=a;c=b;,立即赋值，,b,与,c,相同。,VHDL,与,Verilog HDL,的对比,7.,顺序语句,:,条件语句,if case,两者基本相同；,例：,if(reset)qout=0;,else if(load)qout=data;,else qout=qout+1;,VHDL,与,Verilog HDL,的对比,7.,顺序语句,:,条件语句,例：,case(data),2b00:decod=4b0001;,2b01:decod=4b0010;,2b10:decod=4b0100;,2b11:decod=4b1000;,default:decod=4b0000;,endcase,VHDL,与,Verilog HDL,的对比,7.,顺序语句,:,循环语句,VHDL,中有,3,种形式的循环语句：,for loop ;,有限循环,while loop;,条件循环,loop (next,exit);,无条件循环,VHDL,与,Verilog HDL,的对比,7.,顺序语句,:,循环语句,Verilog HDL,中有,4,种形式：,for,（初值，终止值，增量）有限循环；,repeat,（循环次数表达式）有限循环；,while,（循环条件表达式）条件循环；forever,无条件循环，产生周期信号；,VHDL,与,Verilog HDL,的对比,7.,顺序语句,:,时钟边沿检测,VHDL,：,clkevent and clk=1 (0),Verilog HDL,posedeg clk (negedge),；,VHDL,与,Verilog HDL,的对比,7.,子结构,VHDL,Verilog HDL,function function,procedure task,VHDL,与,Verilog HDL,的对比,8.,资源,VHDL,Verilog HDL,library,include,package,VHDL,与,Verilog HDL,的对比,9.,简单模块的对比：,8,位,4,选,1MUX,VHDL,与,Verilog HDL,的对比,9.,简单模块的对比：,8,位,4,选,1MUX,VHDL,与,Verilog HDL,的对比,9.,简单模块的对比：,8,位加法器,VHDL,与,Verilog HDL,的对比,9.,简单模块的对比：,8,位二进制加法计数器,VHDL,与,Verilog HDL,的对比,9.,简单模块的对比：,8,位二进制加法计数器,VHDL,与,Verilog HDL,的对比,9.,简单模块的对比：序列信号发生器,VHDL,与,Verilog HDL,的对比,采用结构设计：,预先设计模块：,8,选,1MUXMUX8,控制输入,a2.0,数据输入,d7.0,数据输出,y,模,8,二进制计数器：,COUNTER3,时钟输入,clk,状态输出,q2.0,设计要求：,按照时钟节拍，由,y,端口循环顺序输出“,11110101,”序列信号,9.,简单模块的对比：序列信号发生器,VHDL,与,Verilog HDL,的对比,9.,简单模块的对比：序列信号发生器,VHDL,与,Verilog HDL,的对比,9.,简单模块的对比：序列信号发生器,VHDL,与,Verilog HDL,的对比,小结：对于简单模块的设计，采用两种语言进行编程的思路基本相同，,VHDL,语言由于说明语句较多，程序会更长一些。,