计算机组成原理存储系统优选ppt资料.pptx

Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,11/7/2009,#,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,#,计算机组成(z chn)原理存储系统,第一页，共80页。,第二页，共80页。,问题：,为什么有多种类型的存储器？不同类型的存储器工作原理(yunl)分别是什么？,它们如何协同工作？,微机的内存怎样组织？,第三页，共80页。,第七章 存储器,第一节 存储系统第四页，共80页。,存储器分类,按所处位置及功能分类,内存(主存)：位于主机内部，可被CPU直接访问.,外存(辅存)：位于主机外部，被视为外设,外存的数据只有调入内存，CPU才能(cinng)应用,CPU,内存储器(ni cn ch q),外存储器(wi cn ch q),存储器概述,第五页，共80页。,存储器分类,按存取方式分类,随机存取存储器（Random Access Memory）,顺序存取存储器（）,只读存储器(Read-only Memory),按信息的可保护性分类,易失性存储器：断电后信息将消失(xiosh)。,非易失性存储器：断电后仍能保持信息。,存储器概述(i sh),第六页，共80页。,按存储介质分类,存储介质一般具备3个特点,具有两种稳定的状态，分别代表二进制代码0和1；,能方便地检测出存储介质所处(su ch)的状态；,两种状态容易相互转换。,半导体存储器,采用触发器、电容来保存二进制信息0和1。,根据工艺不同，可分为双极型和MOS型。,磁表面存储器,光存储器,第七页，共80页。,存储,容量,存取,时间,价格,可靠性,功耗,存储器的主要(zhyo)技术指标,存储器的技术指标,第八页，共80页。,存储(cn ch)容量,存储(cn ch)器所能容纳的二进制信息量。,存储(cn ch)容量=字数 字长,存储(cn ch)速度：,存取时间（Memory Access Time）：启动一次存储(cn ch)器操作到完成该操作所需的全部时间。,存取时间愈短，性能愈好。,存取宽度：一次访问存储(cn ch)器所能存取的数据位数,存储器的技术指标,第九页，共80页。,可靠性：存储器的抗干扰能力和正确存取性能,功耗：存储器工作的耗电量。,性价比：不仅(bjn)包含存储元件的价格，还包括外围电路价格。,存储容量、速度和价格的关系：,相互制约,速度快的存储器往往价格较高，容量也较小。,存储器的技术指标,第十页，共80页。,对存储器的目标：容量大、速度快、价格低,但是(dnsh),没有符合要求的类型,如何解决？,体系结构,多种类型组合在一起，,形成存储器系统,分级存储(cn ch)结构,第十一页，共80页。,存储系统的结构,开放式的结构,编程者自己决定使用哪个部件，自己编写程序,隐含结构,编程模型：只针对单一存储器，唯一地址空间，机器(j q)自动映射,分级存储(cn ch)结构,第十二页，共80页。,分级存储器结构,分级的原因：,解决存储器大容量、高速度与低价格(jig)之间的矛盾。,多级存储器,寄存器组,高速缓冲存储器,主存储器,外存储器,分级(fn j)存储结构,第十三页，共80页。,高速缓冲存储器,Cache存取速度比主存要快一个数量级，接近CPU的处理速度。,片内Cache集成在CPU芯片中，片外Cache位于主板上。,访问过程,缓存容量(rngling)较小，如何保证能在缓存中找到所需要的数据？,分级(fn j)存储结构,第十四页，共80页。,程序访问的局部性原理,处理器在一段时间内访问的存储单元，都趋向于存在于一个较小的连续区域中,程序访问特点(tdin),数据访问特点(tdin),缓存能提高访问速度的理论依据,分级(fn j)存储结构,第十五页，共80页。,缓存主存,从CPU角度看，缓存主存这一层次的速度接近于缓存Cache，而其容量和价格却接近于主存。,提高了存取速度，解决了速度和成本的矛盾。,主存外存,速度接近于主存，而容量却接近于外存，平均(pngjn)价位接近于低速、廉价的外存，解决了容量和成本的矛盾。,分级存储(cn ch)结构,第十六页，共80页。,第七章 存储器,第二节,RAM&ROM,第十七页，共80页。,易失性存储器,特点：断电(dun din)后信息消失。,RAM:,SRAM：六管MOS触发器。,DRAM：由单管组成，需定时刷新。,RAM,第十八页，共80页。,典型(dinxng)的存储器芯片,SRAM存储位元,使用双稳态触发器表示0和1。,“1”状态：T1截止，T2导通,“0”状态：T2截止，T1导通,不掉电的情况下，信息(xnx)稳定保持（静态）。,存取速度快,六管MOS静态(jngti)存储器结构,第十九页，共80页。,典型(dinxng)的存储器芯片,DRAM存储单元,利用电容存储电荷(dinh)来保存信息,T：门控管 C：电容,不掉电的情况下，信息也会丢失，需要不断刷新。,刷新：经过一段时间后，信息可能丢失，需要重写,存取速度慢，集成度高（容量大）,单管MOS动态(dngti)存储器结构,第二十页，共80页。,DRAM的刷新,刷新间隔时间：DRAM允许的最大信息保持时间,采用读出方式进行刷新,刷新周期：从上一次刷新结束(jish)到下一次对整个DRAM全部刷新一遍为止的时间间隔。,大小主要取决于电容电荷的泄漏速度，一般为2ms、4ms、8ms或更长。,典型(dinxng)的存储器芯片,第二十一页，共80页。,集中式刷新,在刷新周期内，集中时间连续地对全部存储单元(cn ch dn yun)逐行刷新一遍。,在刷新操作期间，不允许CPU对存储器进行正常的访问。,优点：读写操作时不受刷新工作的影响，系统的存取速度比较高。,主要缺点：在集中刷新期间必须停止读写，这一段时间称为“死区”而且存储容量越大，死区就越长。,第二十二页，共80页。,分散式刷新(shu xn),把对每行存储单元的刷新(shu xn)分散到每个系统存取周期内完成。此时系统存取周期被分为两部分，周期前半段时间进行正常的存储器访问，后半段时间进行刷新(shu xn)操作。,在一个系统存取周期内刷新(shu xn)存储矩阵中的一行。增加了系统的存取周期。,优点：没有死区。,缺点：刷新(shu xn)过于频繁系统存取周期是存储芯片存取周期的两倍，降低了访问存储器的速度。,第二十三页，共80页。,异步式刷新,把刷新操作(cozu)平均分配到整个最大刷新间隔内进行。,相邻两行的刷新间隔为：最大刷新间隔时间行数,第二十四页，共80页。,RAM芯片,大量存储位元按一定的规则排列起来构成了存储体。,存储体、读写电路、译码驱动电路、控制电路等集成(j chn)在一块芯片上，组成各种不同类型的存储芯片。,第二十五页，共80页。,存储芯片的内部组成(z chn),线性组成(z chn),所有存储单元线性排成一列,每一个存储单元中的多个存储位元的字驱动线连在一起，构成字线；位线分别连接到相应的数据线。,当地址位数n较大时，译码器的规模随之增大很多，导致电路复杂，译码时间很长，存储芯片的速度太慢。,第二十六页，共80页。,二维组成,所有(suyu)存储单元排列成矩阵形式，将地址分成两组，分别送给X方向和Y方向的两个译码器，在行和列的交叉点共同选择一个存储单元，对其进行读写操作。,一个采用二维组成的16字1位的存储芯片,适合于构造大容量的存储芯片。,第二十七页，共80页。,SRAM,存储器,组成(z chn)：,存储矩阵,地址译码器,控制逻辑,三态数据缓冲器,典型(dinxng)的存储器芯片,第二十八页，共80页。,SRAM芯片读操作周期(zhuq)和写操作周期(zhuq)的时序图,第二十九页，共80页。SDRAM-同步(tngb)动态存储器,DDR-双倍速率内存 (DDR2DDR3DDR4DDR5等),内存(ni cn),第三十页，共80页。,典型(dinxng)的存储器芯片,地址译码器：对地址信号进行译码，选择存储单元。,线性译码(单译码),只用一个地址译码器电路译码，译码输出(shch)的选择线直接选中存储单元。,第三十一页，共80页。,复合译码：n位地址分为行、列地址分别译码，只有X向和Y向的选择线同时选中的存储单元(cn ch dn yun)，才能进行读或写操作。,特点：复合译码所需选择线数目少，适用于大容量的存储器。,典型(dinxng)的存储器芯片,第三十二页，共80页。,DRAM的构成,地址：分行(fn xn)地址和列地址两次送入。,RAS有效时，行地址送入行地址锁存器,CAS有效时，列地址送入列地址锁存器,4M4,位的,DRAM,典型(dinxng)的存储器芯片,第三十三页，共80页。,动态RAM芯片读操作周期(zhuq)和写操作周期(zhuq)的时序图,第三十四页，共80页。,第三十五页，共80页。,SRAM和DRAM的对比(dub),比较内容,SRAM,DRAM,存储信息,0,和,1,的方式,双稳态触发器,极间电容上的电荷,电源不掉电时,信息稳定,信息会丢失,刷新,不需要,需要,集成度,低,高,容量,小,大,价格,高,低,速度,快,慢,适用场合,Cache,主存,第三十六页，共80页。,只读存储器ROM,存储的信息只能读出，不能随机(su j)改写或存入，,特点：非易失性 断电后信息不会丢失,编程：指往只读存储器中写入数据的过程。,根据可编程的方式和频度的不同，只读存储器可分为：,掩膜式 ROM(Mask ROM),可编程 PROM(Programmable ROM),可擦除 EPROM(Erasable PROM),电可擦 EEPROM(Electrically EPROM),快擦写 ROM(Flash ROM),内存(ni cn),第三十七页，共80页。,掩膜式ROM(MROM),生产厂家在制造芯片时将数据写入芯片，用户不能更改存储器的内容，只能读出数据使用。,可靠性高，集成度高，批量生产之后价格便宜，但灵活性差。,一次可编程ROM（PROM）,芯片生产时，所有存储单元均被写成“0”或均被写成“1”,用户可以根据(gnj)需要写一次。,只读存储器,双极固定(gdng)掩膜式ROM,第三十八页，共80页。,PROM存储位元的基本结构,全“1”熔断(rngdun)丝型,全“0”肖特基二极管型,紫外线可擦除的PROM（EPROM）,高压写入,紫外线光照擦除,不能在线进行擦除和编程,单个SIMOS管构成的存储位元,只读存储器和闪速存储器,第三十九页，共80页。,电可擦除的PROM（EEPROM或E2PROM）,用电在线擦除和编程的，重编程只需几秒钟。,它可以擦除和编程单个存储单元或者数据(shj)块。,浮栅隧道氧化层MOS存储管,闪速存储器,简称闪存，是由Intel公司于80年代后期首先推出的。它是一种(y zhn)高密度、非易失性的可读/写存储器。,Flash存储器的两种单管叠栅存储位元结构,第四十页，共80页。,非易失性存储器,只读存储器(ROM),只读存储器ROM在使用过程中,只能读出存储的信息,而不能用通常的方法写入信息。,可擦除的PROM(EPROM),用户(yngh)按规定方法可多次改写内容,改写时先用紫外线擦除,ROM,第四十一页，共80页。,典型(dinxng)的存储器芯片,电可擦除的PROM(E2PROM),能以字节为单位进行擦除和改写(gixi),并可直接在机器内进行擦除和改写(gixi)。,闪速存储器(Flash Memory),E2PROM-2832A,容量(rngling)：4K*8 bit,第四十二页，共80页。,ROM存储芯片的外封装特性,如果(rgu)一个芯片有2n 个字，每个字有m位，,则它有：,n个地址输入An-1A0,m个数据输出Dm-1D0,一个片选信号,除了掩膜式ROM，所有其它的ROM都有一个编程控制输入端（VPP），芯片编程器用它来向芯片写入数据。,只读存储器和闪速存储器,2716型EPROM（2K8位）的内部(nib)结构图,第四十三页，共80页。,对于存储器芯片，需要(xyo)了解：,芯片的地址线、数据线、片选线和读写控制线,地址线条(xintio)数决定了有多少个存储单元；,数据线条(xintio)数表明每个存储单元所能存储的二进制数的位数。,典型(dinxng)的存储器芯片,第四十四页，共80页。,DRAM存储器芯片存储容量：64K1位（64K个存储单元，每单元1位）存储矩阵(j zhn)：4个128*128地址引脚：8条 RAS#有效时送8位行地址 CAS#有效时送8位列地址数据线：输入、输出分开（DIN、DOUT）。,典型(dinxng)的存储器芯片,第四十五页，共80页。,各存储器的用途(yngt),存储器,应用,SRAM,DRAM,ROM,PROM,EPROM,E2PROM,Flash Memory,Cache,计算机主存,固定程序，微程序控制器,用户自编程序，工业控制机或电器,用户编写并可修改程序，产品试制阶段程序,IC,卡上存储器,固态盘、,IC,卡,第四十六页，共80页。,第七章 存储器第三节 主存的设计(shj),第四十七页，共80页。,主存储器的组成,地址(dzh)内容组织形式,存储器芯片的构成,存储体,地址(dzh)译码和驱动电路,读写电路,存储控制电路：根据来自I/O或CPU的读写控制信号，产生一系列时序信号，控制存储器完成读写操作。,第四十八页，共80页。,一个存储体的例子：,每个存储单元可以(ky)存放4个字节，称其宽度为4字节,字节和字的定义,字节是8bit,字 2字节/4字节,第四十九页，共80页。,大小端存储模式,小端(little-endian):将低序字节存储在起始(q sh)地址,X86结构 ARM DSP,大端(big-endian):高序字节存储在起始(q sh)地址,C51 PowerPC,对准存放与非对准存放,对准存放：信息存放的起始(q sh)地址必须是该信息宽度（字节数）的整数倍。,非对准存放的缺陷：访存次数增加,存储器,第五十页，共80页。,单片存储器芯片(xn pin)容量有限,讲授：存储器接口设计,第五十一页，共80页。,为某地址总线为20位的8位微机系统(xtng)设计一个容量为20KB的存储器子系统(xtng)。,其中SRAM容量为4KB，ROM容量为16KB。,设计(shj)任务,假设：SRAM采用(ciyng)2114芯片，,ROM采用(ciyng)2732芯片,第五十二页，共80页。,存储器容量(rngling)的扩展方法,问题1：如何(rh)扩展存储容量？,存储容量(cn ch rn lin)=字数位数,存储器容量的扩展方法,从位数方向扩展 位扩展,从字数方向扩展 字扩展,从字长和位数两个方向扩展 字位扩展,第五十三页，共80页。,存储器位宽 数据总线宽度(kund)处理器字长,=,01011101,=,在8位的微机系统中使用(shyng)2114芯片（1K4位）,第五十四页，共80页。,位扩展(kuzhn),高四位(s wi),低四位(s wi),八位,1K4,位的,SRAM,芯片,1K8,位的,SRAM,存储器,第五十五页，共80页。,位扩展法,存储器芯片的数据位不能满足(mnz)读写的基本要求 时进行,位扩展连接规则：,多个同字数的存储器芯片的地址、片选、读/写,端相应并联,数据引脚各自连接到数据总线的不同位,位扩展(kuzhn),第五十六页，共80页。,存储器容量的扩展(kuzhn)方法,00,00 0000 0000,高位(o wi)地址,低位地址(dzh),1K8,位的,SRAM,存储器,4K8,位,000H3FFH,000HFFFH,00,11 1111 1111,01,00 0000 0000,01,11 1111 1111,10,00 0000 0000,10,11 1111 1111,11,00 0000 0000,11,11 1111 1111,第五十七页，共80页。,CPU对存储单元的访问(fngwn)过程：,片选：选择存储器芯片。,字选：再从选中的芯片中依照地址码选择相应的存储单元读写数据。,连接规则：,芯片(xn pin)的数据线、读/写控制线并联,低位地址线连接到芯片(xn pin)地址引脚完成字选,高位地址得到片选信号,字扩展,问题2：高位地址如何产生(chnshng)片选信号？,存储器容量的扩展方法,第五十八页，共80页。,存储器片选信号的产生(chnshng)方法,线选法：用高位地址中的某一位直接作为存储器芯片(xn pin)的片选信号CS#,A,15,A,11,A,0,A,12,CS,CS,CS,CS,A,14,A,13,(2),(1),(0),(3),第五十九页，共80页。,芯片,A,19,A,16,A,15,A,14,A,13,A,12,A,11,A,0,可用地址空间,0,1,2,3,1 1 1 0,1 1 0 1,1 0 1 1,0 1 1 1,全,0,全,1,全,0,全,1,全,0,全,1,全,0,全,1,E000H,EFFFH,D000H,DFFFH,B000H,BFFFH,7000H,7FFFH,线选法,第六十页，共80页。,片选方法线选法,优点：电路简单，不需外加逻辑电路。,缺点：不能充分利用系统的存储空间,地址空间不连续,地址重叠,适用(shyng)于存储容量较小的简单微机系统,存储器片选信号(xnho)的产生方法,如何(rh)改进？,第六十一页，共80页。,怎样才能充分的利用地址空间？,N位地址线可以产生？个信号,每个信号对应(duyng)一个存储器芯片,如何避免地址重复？,存储器片选信号的产生(chnshng)方法,全译码法,增加(zngji)译码器,所有地址线,都参与选择,第六十二页，共80页。,IO/M,片选方法(fngf)全译码法,全译码法,A,13,A,12,Vcc,A,19,A,14,A,11,A,0,CE,.,.,.,.,.,.,B,A,E3,2:4,Y2,E2,E1,第六十三页，共80页。,芯片,A,19,A,14,A,13,A,12,A,11,A,0,可用地址空间,0,1,2,3,000000,000000,000000,000000,0 0,0 1,1 0,1 1,全,0,全,1,全,0,全,1,全,0,全,1,全,0,全,1,00000H,00FFFH,01000H,01FFFH,02000H,02FFFH,03000H,03FFFH,全译码法,第六十四页，共80页。,片选方法全译码法,优点：地址范围唯一而且连续不会产生地址重叠现象(xinxing),缺点：对译码电路要求较高,适用于存储器芯片较多的系统,存储器片选信号(xnho)的产生方法,第六十五页，共80页。,片选方法部分(b fen)译码法,方法：将高位地址线中某几位(不是全部高位)地址经过译码器译码，作为片选信号,线选法和全译码法的混合方式。,存在地址重叠问题。,存储器片选信号的产生(chnshng)方法,第六十六页，共80页。,字扩展(kuzhn)：全译码法,1K8位的存储器扩展(kuzhn)为4K8位存储器。,存储器容量的扩展(kuzhn)方法,D,0,D,7,A,0,A,9,A,10,A,19,2:4,地址(dzh)译码器,D,0,D7,A,0,A,9,1k8,CE,D,0,D,7,A,0,A,9,1k8,CE,D,0,D,7,A,0,A,9,1k8,CE,D,0,D,7,A,0,A,9,1k8,CE,第六十七页，共80页。,全“1”熔断(rngdun)丝型,内存(ni cn),编程者自己决定使用哪个部件，自己编写程序,第六十四页，共80页。,大小主要取决于电容电荷的泄漏速度，一般为2ms、4ms、8ms或更长。,单片存储器芯片(xn pin)容量有限,第三十八页，共80页。,B000HBFFFH,第七十二页，共80页。,SRAM和DRAM的对比(dub),用户自编程序，工业控制机或电器,不能在线进行擦除和编程,芯片的地址线、数据线、片选线和读写控制线,典型(dinxng)的存储器芯片,能以字节为单位进行擦除和改写(gixi),并可直接在机器内进行擦除和改写(gixi)。,方法：将高位地址线中某几位(不是全部高位)地址经过译码器译码，作为片选信号,字位扩展法,字向和位向均不能满足要求时需进行(jnxng)字向和位向同时扩展。,对存储器芯片进行分组，组内采用位扩展法连接(linji)（数据线连接(linji)不同），组间采用字扩展法连接(linji)（片选线连接(linji)不同）。,存储器容量的扩展(kuzhn)方法,第六十八页，共80页。,归纳：存储器容量扩展的关键在于存储器芯片与DB、AB、CB的连接,与DB的连接:根据(gnj)芯片的数据位决定是否需要位扩展。,与AB的连接:保证对存储器的所有单元正确寻址。,与CB的连接:片选、读写控制线。,存储器容量的扩展(kuzhn)方法,第六十九页，共80页。,小 结,存储器容量的扩展(kuzhn)方法,字扩展(kuzhn)、位扩展(kuzhn)、字位扩展(kuzhn),存储器片选信号的产生方法,线选法、全译码法、部分译码法,思考：如果由低位地址产生片选信号，会产生什么影响？,第七十页，共80页。,单机系统中，主存与CPU速度的不匹配是高速计算的瓶颈。,提高存储系统性能的主要措施,存取速度角度：,寻找高速元件,结构角度：,采用层次结构,采用高速缓冲存储器,存取宽度角度：,增加(zngji)存储器的字长,采用并行操作的双端口存储器,采用多模块交叉存储器,第七十一页，共80页。,并行主存系统,在一个主存周期内能并行读写多字的主存系统,有效地提高存储器的带宽(di kun)。,并行主存系统实现途径,空间并行：双端口存储器,时间并行：单体多字、多体并行,并行(bngxng)主存系统,第七十二页，共80页。,并行(bngxng)主存系统,双端口存储器工作原理,具有(jyu)两个彼此独立的读/写口。,每个读/写口都有一套独立的地址寄存器和译码电路。,可以并行地独立工作。,应用场合,内存：双端口一个面向CPU，另一个面向外设。,显存：一个供CPU访问，另一个供视频显示电路。,存储体,地址寄存器,译码,地址,A,数据,A,地址寄存器,译码,地址,B,数据,B,第七十三页，共80页。,IDT7133的逻辑(lu j)框图,第七十四页，共80页。,单体单字存储器,字长与CPU的字长相同，每次只能访问(fngwn)一个存储字。,假设存储器的访问(fngwn)周期是TM，字长为W位，,带宽为：,并行(bngxng)主存系统,普通(ptng)存储器,第七十五页，共80页。,单体多字存储器,存储器能够每个存储周期读出m个CPU字，最大带宽提高到原来(yunli)的m倍。,实际带宽比最大带宽小,优缺点,优点：实现简单,缺点：访存效率不高,并行(bngxng)主存储器,第七十六页，共80页。,原因：,如果一次读取的m个指令字中有分支指令，而且分支成功，那么该分支指令之后的指令是无用的。,一次取出的m个数据不一定都是有用的。另一方面，当前执行(zhxng)指令所需要的多个操作数也不一定正好都存放在同一个长存储字中。,写入有可能变得复杂。,当要读出的数据字和要写入的数据字处于同一个长存储字内时，读和写的操作就无法在同一个存储周期内完成。,并行(bngxng)主存储器,第七十七页，共80页。,多体交叉存储器,由多个单字(dnz)存储体构成，每个体都有自己的地址寄存器以及地址译码和读/写驱动等电路。,问题：对多体存储器如何,进行编址？,存储器按顺序线性编址,两种编址方法,高位交叉编址,低位交叉编址,并行(bngxng)主存储器,多体（m=4）交叉(jioch)存储器,第七十八页，共80页。,并行(bngxng)主存系统,第七十九页，共80页。,为了提高主存的带宽，需要多个或所有存储体能并行工作(gngzu)。,在每一个存储周期内，分时启动m个存储体。,如果每个存储体的访问周期是TM，则各存储体的启动间隔为：t=TM/m。,并行(bngxng)主存系统,第八十页，共80页。,