数字电子技术课件第六章：半导体存储器及可编程逻辑器件.pptx

Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,11/7/2009,#,第六章半导体存储器,及可编程逻辑器件,6.1半导体存储器及其应用,6.2可编程逻辑器件及其应用,6.1半导体存储器及其应用,6.1.1存储器概述,1.定义：,半导体存储器存放,大量,二进制信息的半导体器件。,2.分类：,按功能分类主要分RAM和ROM两类。,ROM:正常工作状态下只读不写；,RAM:正常工作状态下可随时读写。,3.性能指标:,1)存储容量字数位数。如：2568bit,2)存取时间存储器操作的速度。,2.ROM的分类,二极管ROM,双极型ROM(三极管),单极型(MOS),(1)按制造工艺分,(2)按存储内容写入方式分,掩膜ROM(固定ROM)厂家固化内容；,可编程ROM（PROM）用户首次写入时决定内容。,（,一次写入式,）,可编程、可擦除ROM（EPROM）可根据需要,多次改写,；,可编程、,电可擦除,ROM（EEPROM即E,2,PROM）,快闪存储器FLASHROM,二、腌膜ROM(固化ROM),采用腌膜工艺制作ROM时，其存储的数据是由制作过程中的,腌膜板决定的。这种腌膜板是按照用户的要求而专门设计的。因,此，腌膜ROM在出厂是内部存储的数据就“固化”在里面了，使用,时无法再更改。,1.基本构成,地址译码器的作用将输入的地址代码译成相应的控制信号，,利用这个控制信号从存储矩阵中把指定的单元选出，并把,其中的数据送到输出缓冲器。,存储矩阵是由存储单元排列而成，可以由二极管、三极管或,MOS管构成。每个单元存放一位二值代码。,每一个或一组,存储单元对应一个地址代码,。,输出缓冲器的作用：、提高存储器的带负载能力，将高、,低电平转换标准的逻辑电平；,、实现对输出的三态控制，以便与,系统总线连接。,2.举例4,4存储器,2位地址代码A1、A0给出4个,不同地址，4个地址代码分别,译出W0W3上的,高电平信号。,Vcc,A,1,地,址,译,码,器,1,Vcc,A,0,1,D,3,1,A,1,W3,D,3,存,1,1,1,D,2,位,D,1,出,D,0,储,矩,阵,输,D,1,出,D,0,A,0,线,二极管与门作译码,W0W1W2W3,EN,A,1,A,0,00W01；,A,1,A,0,01W11；,A,1,A,0,10W21；,A,1,A,0,11W31；,2.举例4,4存储器（续）,Vcc,存储矩阵由4个二极管或门组成，,当W0W3线上给出,高电平,信号时，,会在D0D3输出一个二值代码,A,1,地,1,址,译,码,器,W3,A,0,D,3,1,W1,D,3,1,D,3,存,储,矩,阵,11,1,D,2,D,1,D,0,位,输,出,线,二极管或门作编码器,W0W1W2W3,D3W1W3,D2W0W2W3,D1W1W3,D0W0W1,EN,W0W3：字线,D0D3：位线（数据线）,A0、A1：地址线,2.举例4,4存储器（续）,D3D2W1W0W3W2W3,D1W1W3,D0W0W1,Vcc,A,1,地,存储内容真值表,1,址,译,码,器,A,0,地址,数据,1,A1A0,D3D2D1D0,D,3,1,D,3,位,D,2,输,D,1,出,D,0,00,01,1,11,0101,1011,0100,1110,存,1,1,1,储,矩,阵,0,线,W0W1W2W3,EN,字线和位线的每个交叉点都是一个存储单元，在交叉点上接,二极管相当于存1，没接二极管相当于存0，交叉点的数目就是,存储容量，写成“字数位数”的形式,简化ROM点阵图,地址,数据,A1,A1A0,D3D2D1D0,A1,与阵列,A0,00,01,1,11,0101,1011,0100,1110,A0,D3,D2,D1,D0,0,或,阵,列,D3W1W3,m1m3,D2W0W2W3,m0m2m3,D1W1W3,m1m3,D0W0W1,m0m1,W0W1W2W3,输出方式,字输出：D3D2D1D0随着地址的不同有不同的数据。,位输出：D3、D2、D1、D0每根位线，由不同的最小项组成，,可实现组合逻辑函数。,组合逻辑函数的实现：,位应用实现组合函数,基本门电路；,译码器；,数据选择器；,ROM,S,i,m(1,2,4,7),全加器,C,i,m(3,5,6,7),Ai,Ai,AiAiBiBiC-,1,C-,1,S,i,C,i,Bi,Bi,Ci-,1,Ci-,1,S,i,C,i,两种表示形式,051015,三、PROM(可编程ROM),PROM只能写一次，一旦写入就不能修改。,基本结构同掩模ROM，由存储矩阵、地址译码和输出电路组成。,出厂时在存储矩阵地所有交叉点上都做有存储单元，一般存1。,存数方法：熔丝法和击穿法。,Vcc,字线,熔丝法图示,b,c,e,熔丝,位线,加高电压将熔丝化断，,即可将原有的1改写为0。,PROM电路见图6-14(p143),四、EPROM、E,2,PROM、FLASHROM,EPROM：光擦除可编程ROM,紫外线照射擦除，时间长1020分钟,整片,擦除,写入一般需要专门的工具,E,2,PROM：电擦除可编程ROM,电擦除，一般芯片内部带有升压电路，可以直接,读写EEPROM，,擦除时间短(ms级)，可对,单个,存储单元擦除。,读出：5V；擦除：20V；写入：20V。,FLASHROM：电擦除可编程ROM,结合EPROM和EEPROM的特点，构成的电路形式简,单，集成度高，可靠性好。,擦除时间短(ms级)，,整片,擦除、或,分块,擦除。,读出：5V；写入：12V；擦除：12V(整块擦除),1、UVEPROM(紫外光可擦除可编程ROM）,叠栅MOS管结构,EPROM(光擦除可编程ROM)存储单元,浮栅是与四周绝缘的一块导体,控制栅上加正电压，P型衬底,上部感生出电子，可产生N型,反型层使NMOS管导通,如果浮栅带负电，则在衬底上,部感生出正电荷，阻碍控制栅,开启MOS管。开启需要更高的,电压。,加相同栅电压时，浮栅带电与,否，表现为MOS管的通和断,叠栅（SIMOS）管用浮栅是否,累积有负电荷来存储二值数据。,写入：在漏源极间加上高电压(+20V+25V),漏极PN结反相击穿，产生大量,高能电子，在栅极高电压脉冲,（+25V,50ms)的吸引下，穿透,栅极绝缘层，部分堆积在浮栅,上使浮栅带负电,擦除：用紫外线照射使浮栅上,电子形成光电流释放,擦除时间长，2030分钟,整片擦除,写入一般需要专门的工具,2、E,2,PROM,读出、写入、擦除方法见有关资料,隧道MOS管的结构,E,2,PROM的存储单元,工作机理与叠栅MOS管相同,结构特点：浮栅与漏极N区延长区有一,点交迭并且交迭处的绝缘层厚度很小,写入：控制栅上加高电压，漏极接地即,可对浮栅充电，电子穿透绝缘层积累在,浮栅上,擦除：控制栅接地，漏极接高电压即,可对浮栅放电，即为电擦除,读出：Gc=3V,Wi=5V,写入：Gc=Wi=20V（脉冲）,擦除：Gc=0,Wi=Bi=20V（脉冲）,可擦除单个存储单元,芯片内部带有升压电路,3、快闪存储器,快闪存储器既吸收了EPROM结构简单、编程可,靠的优点，又保留了E2PROM用隧道效应擦除,的快捷特性，而且集成度可以做得很高。,读出、写入、擦除方法见有关资料,快闪存储器MOS管的结构,FLASHROM存储单元,工作机理与叠栅MOS管相同,结构：快闪存储器MOS管的源极N+区,大于漏极N+区（非对称）且浮栅到P型,衬底间的氧化绝缘层比SIMOS管的更薄,写入：利用雪崩击穿产生的大量高能,电子在浮栅上积累,擦除：控制栅接地、源级接高电压，,利用隧道效应放电,读出：Wi=5V,Vss=0V,写入：Bj=6V,Gc=12V脉冲，Vss=0,擦除Gc=0V,Vss=12V脉冲,整片或分块擦除,电路形式简单、集成度高、可靠性好,EPROM集成芯片及应用举例：P126-128,EPROM2716,2716工作方式,工作方式,CE,OE,V,PP,数据线D,7,D,0,的状态,读出,00+5V读出的数据,未选中,待机,编程,1+5V高,+5V高,阻,阻,1,1+25V写入的数据,禁止编程,校验读出,01+25V高,00+25V读出校验数据,阻,EEPROM2864,6.1.3随机存储器RAM,RAM的特点：,(1)可随时读写信息，读写速度较快；,(2)信息易失性：掉电后数据丢失。,RAM的分类：,静态(SRAM),动态(DRAM),RAM按功能可分为,双极型,RAM按所用器件可分为,MOS型,一、静态随机存储器(SRAM),1、SRAM的结构和工作原理,SRAM电路通常由,存储矩阵,、,地址译码器,和,读写控制电,路,三部分组成。,0,A,1,A,.A,i,输入信号（三组）：地址输入、控制输入和数据输入,输出信号（一组）：数据输出,A,0,行,地,址,译,码,器,读,写,控,制,电,路,.,存储矩阵,I/O,A,i,数据输入/输出,列地址译码器,CS,A,i+1,A,n-1,R/W,地址输入,控制输入,存储矩阵：,有许多存储单元排列而成，每个存储单元存,一位二值信息（0、1），在译码器和读/写电路的控制下，,既可以写入1或0，又可以将存储的数据读出。,A,0,行,地,址,译,码,器,读,写,控,制,电,路,.,存储矩阵,I/O,A,i,数据输入/输出,CS=0，工作,列地址译码器,CS,CS=1，高阻,A,i+1,A,n-1,R/W,地址输入,控制输入,R/W=1，读出,R/W=0，写入,由于存储器的容量巨大，在存储器中使用双译码形式，就是,如图的地址分成行列两组的形式，以简化电路。分行列译码，用两,条线来共同选择存储单元。,RAM操作时序,要求：,了解时序图,10244RAM存储矩阵,行选择,2,6,64,列控制门,行控制门,数据线,在内部,列选择,2,4,16,10244RAM,2.,SRAM存储单元,静态NMOSRAM（SRAM）,本单元控制门,X,i,(,行选择线,),V,DD,存储,单元,T,3,T,4,位,线,T,5,T,6,T,1,T,2,位,线,B,B,基本RS触发器,T,7,T,8,数,据,线,数,据,D,Y,j,(列选择线),D线,列存储单元公用的控制门,2.SRAM存储单元,来自行地址译,码器的输出,X,i,X,i,=0，T,5,、T,6,截止，,触发器与位线隔离,(,行选择线,),V,DD,存储,单元,T,3,X=1，T、T导通，,触发器与位线接通,Y,j,=1，T,7,、T,8,均导,通，触发器的输出才,与数据线接通，该单,元才能通过数据线传,送数据,T,4,i,5,6,T,5T,6,位,线,T,1,T,2,位,线,B,B,T,7,T,8,数,据,线,数,据,D,Y,j,(列选择线),D线,来自列地址译,码器的输出,SRAM6116（见P130-P131）,二、动态随机存储器（DRAM）,SRAM功耗高，体积大，大容,量存储器一般都采用DRAM,DRAM存储依赖MOS管栅极的,寄生电容效应原理制成的。,C上电荷也不能长时间维持，,所以还必须定时对电容充电，,称为,再生,或,刷新,。,三管动态MOSRAM（DRAM）,来自行地址译码,DRAM存储数据原理：基于MOS管栅极电容的电荷存储效应,器的输出,存储单元,写入刷新控,X,i,(,行选择线,制电路,),存储,单元DRAM三个工作过程,：,T,1,T,3,“写”位,C,T,2,“读”位,写入数据,线,线,G,3,V,DD,读出数据,写入刷,新控制,存储数据的电容,G,1,G,2,&,&,R,刷新数据,R/W,T,4,T,5,写入数据的,控制门,Y,来自列地址译,(列选择线),读出数据的,D,I,j,码器的输出,D,O,控制门,DRAM工作描述,X,(,行选择线,i,),存储,单元,读出数据,T,1,T,3,“写”,C,T,2,“读”,位线,位线,R,/,W=1,G,2,开通，,G,3,V,DD,G,1,被封锁，若C上充有,电荷且使T,2,导通，则读,位线获得低电平，输出,数据0；反之，T,2,截止，,输出数据1。,写入刷,新控制,G,1,G,2,&,&,&,&,R,R/W,T,5,T,4,读位线信号分两路，,D,I,Y,j,(列选择线),D,O,一路经T,5,由D,O,输出；,另一路经G,2,、G,3,、T,1,对,存储单元刷新。,DRAM工作描述,刷新数据,X,i,(,行选择线,),存储,单元,若读位线为低电平，经,过G3反相后为高电平，,对电容C充电；,T,1,T,3,“写”,C,T,2,“读”,位线,位线,若读位线为高电平，经,过G3反相后为低电平，,电容C放电；,G,3,V,DD,写入刷,新控制,G,G,2,当,且X=1时，,1,R/W=1,i,&,&,&,&,R,C上的数据经T、T到,达“读”位线，然后经,写入刷新控制电路对存,储单元刷新,R/W,2,3,T,4,T,5,D,I,此时,X,i,有效的整个一行存储单元被刷新。由于,列选择线Y,j,无效，因此数据不被读出,Y,j,(列选择线),D,O,存储单元特点比较：,静态存储单元,利用触发器保存数据,写入时在D和/D上加上反相信号，引起触发器的翻转即可,数据读出非破坏性，一次写入，可以反复读出,存储单元占用管元多，每比特面积大、功耗高,动态存储单元,利用栅极电容上的存储电荷保存数据,写入过程是给电容充电或放电的过程,破坏性读出,存储单元管元少、面积小、功耗低、利于海量存储,需要刷新时序控制,6.1.4存储器容量扩展,1位扩展,R/W,CS,并联，I/O独立,地址,A11,A0,CS,R/W,第1片,D0,第4片,D15,40964RAM扩展成409616的存储器系统,说明：ROM无R/W，位扩展其余端与RAM相同。,2、字扩展,R/W,I/O,并联，CS独立,地址,例：4片8K8位RAM扩展成32K8位RAM,32K有15条地址线，8K芯片本身用13条，另两条译码后作为片选。,第,片地址范围：,00,0000000000000,00,1111111111111,即0000H1FFFH；,/Y0,A13,A14,/Y1,第,片地址范围：,2000H3FFFH,/Y2,/Y3,第,片地址范围：,4000H5FFFH,第,片地址范围：,R/W,D0D7,6000H7FFFH,A0A12,6.1.5存储器的应用,一、思路：,1、存储器的译码器输出包含了输入地址变量全,部的最小项;,2、存储器数据输出又都是若干个最小项之和;,3、而任何的组合逻辑函数可用输入逻辑变量的,最小项之和表示。,四、步骤：,1、根据输入变量数和输出端个数确定存储器的,类型；,2、将函数化为最小项之和的形式（列出函数的,真值表）；,3、列出函数的数据表；,4、画出相应的电路的结点图（编程写入数据）。,举例,例6-2用ROM设计一个8段字符显示的译码器(P137),例6-3实现组合逻辑函数(p138),6.2可编程逻辑器件及其应用,6.2.1可编程逻辑器件概述,一、数字系统的实现方法：,通用型,SSI、MSI、LSI,-模块化设计方法,专用集成电路（,ASIC,）能把所设计的数字系统做,成一片大规模集成电路，体积小、重量轻、功耗低，可,靠性高。,可编程逻辑器件（,PLD,）,二、可编程逻辑器件分类,1)按集成密度分,可编程逻辑器件,（PLD）,低密度可编程逻辑器件,高密度可编程逻辑器件,（LDPLD）,（HDPLD）,PROM,PLA,PAL,GAL,EPLD,CPLD,FPGA,基于与或阵列结构的器件,2)按结构分,（PROM、PLA、PAL、GAL、CPLD、EPLD）,基于门阵列结构的器件（FPGA）,熔丝和反熔丝编程；如：Actel的FPGA器,件,SRAM；如：Xilinx的FPGA器件,UVEPROM；大多数的EPLD器件,EEPROM器件；GAL、CPLD器件,3)按编程工艺分,三、PLD的一般结构,输入项乘积项或项,输入,与,或,输出,阵,阵,电路,列,列,电路,表一,四种PLD电路的结构特点,类型,与阵列,或阵列,输出方式,PROM,固定,可编程,TS,OC,FPLA,可编程,可编程,TS,OC，H,L,PAL,可编程,固定,TS,I/O,寄存器,GAL,可编程,固定,可编程,四、PLD电路惯用画法,PLD的互补输出缓冲器,PLD的三态输出缓冲图,PLD的与门表示法,PLD的或门表示法,PLD的与门缺省,表示法,6.2.2*现场可编程逻辑阵列（FPLA）,现场可编程逻辑阵列FPLA由,可编程的与,逻辑阵列,和,可编程的或,逻辑阵列以及,输出缓冲器,组成,一、FPLA与ROM的比较,1）电路结构极为相似，都是由一个与逻辑阵列、一个,或逻辑阵列和输出缓冲器组成。,2）ROM的与逻辑阵列是固定的，而FPLA的与逻辑阵,列是可编程的。,3）ROM,出了，而FPLA的与逻辑阵列只产生所需要的少得多的,乘积项。,的与逻辑阵列将输入变量的全部最小项都译,PROM的基本结构,FPLA的基本结构,6.2.3可编程阵列逻辑（PAL）,二、PAL的基本电路结构,一、PAL的特点,PAL器件由,可编程的与,逻辑阵列、,固定的或,逻辑阵列和,输出电路,三,部分组成。它采用双极,型工艺制作，熔丝编程,方式。,三、PAL的五种输出电路结构,1)专用输出结构,a.其输出端是一个与或门、与或非门或者是互补输,出结构；,b.其共同特点是所有设置的输出端只能用作输出,使用；,c.该结构的PAL器件只能用来产生组合逻辑函数。,2)可编程输入/输出结构,输出端是一个具有可编程控制端的三态缓冲器，,控制端由与逻辑阵列的一个乘积项给出。同时。输出,端有经过一个互补输出的缓冲器反馈回与逻辑阵列。,3)寄存器输出结构,a.该结构在输出三态缓冲器和与-或逻辑阵列的输出,之间串进了由D触发器组成的寄存器。同时，触发器的状态又经过互补输出的缓冲器反馈回与逻辑阵列的输,入端。,b.该结构不仅可以存储与或逻辑阵列的输出的状态，,而且能很方便的组成各种时序逻辑电路。,四、PAL的应用,用PAL16R4实现,四位循环码计数器,（P145）,五、PAL器件使用时的优缺点,PAL选定芯片型号后，其输出结构就选定；,PAL有20多种不同的型号可供用户使用；,PAL器件的出现为数字电路的研制工作和小批量产品,的生产提供了很大的方便；,PAL采用的是双极型熔丝工艺，只能一次性编程；,PAL输出方式是固定的，不能重新组态，因而编程灵,活性较差。,6.2.4通用阵列逻辑（GAL）,一、GAL的特点,1、GAL采用电可擦除的CMOS（E,2,CMOS）工艺制,造，可反复多次编程；,2、GAL采用,可编程的输出逻辑宏单元OLMC,（OutputLogicMacroCell），,输出组态灵活，具有,很强的通用性；,3、GAL具有加密功能。,二、GAL的电路结构,1、常用的GAL器件有GAL16V8和GAL22V10两种系列，它,们的结构基本相同；,2、GAL16V8有一个32*64位的可编程与逻辑阵列；,3、GAL16V8有8个输出逻辑宏单元(OLMC)；,4、10个输入缓冲器，8个三态输出缓冲器和8个反馈/输,入缓冲器；,5、32列表示有16个输入变量，64行表示有64个乘积项，,共有2048个可编程点；,6、组成“或”逻辑阵列的8个或门分别包含于8个OLMC,中，每一个OLMC固定连接8个乘积项，不可编程。,三、GAL的输出逻辑宏单元（OLMC）,1、OLMC中的或门完成或操作，有8个输入端，,固定接收来自“与”逻辑阵列的输出，或门输出,端只能实现不大于8个乘积项的与-或逻辑函数；,2、或门的输出信号送到一个受XOR（n)信号控制,的异或门，完成极性选择，当XOR（n)=0时，异,或门输出与输入（或门输出）同相，当XOR（n）,=1时，,3、OLMC中的四个多路选择器分别是输出数据,选择器OMUX、乘积项数据选择器PTMUX、三,态数据选择器TSMUX和反馈数据选择器FMUX，,它们在控制信号AC0和AC1n）的作用下，可,实现不同的输出电路结构形式。,四、OLMC的五种工作模式,OLMC在SYN，AC(0)，AC1(n)的控制下，可以重新组态，,即可以工作在五种不同模式下：,专用输入模式,专用组合输出模式,带反馈的组合输出模式,时序逻辑的组合输出模式,寄存器输出模式,SYN为0或1用以决定被组态的OLMC是时序或组合逻辑电,路，AC0，AC1(n)用以控制OLMC的电路结构，AC0是所,用OLMC共用的，而AC1（n）则是每OLMC个单独具有的。,1）SYN=1，AC0=0，AC1(n)=1时，OLMC（n）的电路结,构为,专用输入模式,，,是组合逻辑电路,。此时，引脚1,和11可作普通数据输入端使用，输出三态缓冲器为禁,止态而使相应的I/O端不能作输出只能作输入端使用，,并且该输入信号需经邻级OLMC的FMUX反馈回“与”逻,辑阵列输入。需要注意的是，由GAL16V8的结构图可,见，OLMC（15）和OLMC（16）因无FMUX相连，故不能,作专用输入模式，即101模式。,2）SYN=1，AC（0）=0，AC1(n)=0时，OLMC（n）的电,路结构为,专用组合输出模式,，是组合逻辑电路。此时，,引脚1和11可作普通数据输入端使用，输出三态缓冲,器处于工作状态，输出始终允许，异或门的输出经,OMUX送到三态缓冲器。因为三态缓冲器是一个反相器，,所以XOR（n)=0时输出的组合逻辑函数为低电平有效，,当XOR（n)=1时为高电平有效。当相邻OLMC的AC1（m),也为0时，FMUX接地，没有反馈信号，相应的I/O端只,能作纯组合输出而不能作反馈输入使用。,3),结构为,带反馈的组合输出模式,。引脚1和11可作普通数,据输入端使用，输出三态缓冲器由第一乘积项控制，并,且三态缓冲器的输出信号又反馈回“与”逻辑阵列的输,入。在111模式下，只要有一个OLMC工作在111模式，则,8个OLMC必然全工作在111模式；图8-17中所示的OLMC,（19）和OLMC（12），为维持与PAL器件JEDEC熔丝图的,完全兼容，要用,故OLMC（19）和OLMC（12）的输出不能反馈回与逻辑,阵列”。,SYN=1，AC（0）=1，AC1(n)=1时，OLMC（n）的电路,结构为,带反馈的组合输出模式,。引脚1和11可作普通数,据输入端使用，输出三态缓冲器由第一乘积项控制，并,且三态缓冲器的输出信号又反馈回“与”逻辑阵列的输,入。在111模式下，只要有一个OLMC工作在111模式，则,8个OLMC必然全工作在111模式；图8-17中所示的OLMC,（19）和OLMC（12），为维持与PAL器件JEDEC熔丝图的,完全兼容，要用,故OLMC（19）和OLMC（12）的输出不能反馈回“与逻辑,阵列”。,SYN,代替AC（0），用SYN代替AC1（n)，,4）SYN=0，AC（01，AC1(n)=0时，OLMC（n）,的电路结构为,寄存器输出模式，是时序逻辑电路,。,引脚1是时钟信号CK输入端，引脚11是公共三态控,制信号的输入端；异或门的输出送D触发器寄存，,D触发器的Q端输出，送到三态输出缓冲器，同时,端经FMUX,Q,反馈回“与”逻辑阵列输入，三态输入,缓冲器由11脚外加的,都可工作在此寄存器输入的010模式下。,信号控制,OE,，所有（8个）,5）SYN=0，AC（0）=1，AC1(n)=1时，OLMC（n）的,电路结构为,时序逻辑的组合输出模式,。此时，异或,门的输出直接送往输出三态缓冲器，输出三态缓冲,器由第一乘积项控制，而I/O（n）信号经FMUX反馈,回“与逻辑阵列”。须注意的是，工作在011模式的,OLMC不能单独存在，必须和寄存器输出的010模式的,OLMC共存于一片GAL芯片中，也就是说，工作在011,模式的OLMC是时序逻辑电路中的组合逻辑部分，此,时1脚仍是时钟信号CK输入端，11脚也是公共三态控,制信号输入端,OE,模式下的OLMC使用的。,OE,，但CK和,是供给其他工作在010,五、GAL的编程,630,0,行,与逻辑阵列,与逻辑阵列,31,32,33,59,60,电子标签,保留地址空间,电子标签,地,82位,结构控制字,61,.,.,.,加密单元,址,62,保留,63,整体擦除,结构控制字(82位),32位乘,积项禁,止,4位,1位,SYN,8位,1位,4位,32位乘,积项禁,止,XOR(n),AC1(n),AC0,XOR(n),PT63-PT3212-1512-1916-19PT31-PT0,六、其他类型的可编程逻辑器件,1）EPLD和CPLD是从PAL、GAL发展起来的阵列型高密度,PLD器件，它们大多数采用了CMOSEPROM、E,2,PROM和快,速闪存储器等编程技术，具有高密度、高速度和低功耗,等特点。它们至少包含三种结构：可编程逻辑宏单元、,可编程I/O单元、可编程内部连线。,2）FPGA结构与阵列型可编程逻辑器件不同，其结构,类似于掩膜可编程门阵列（MPGA）,它有许多独立的,可编程逻辑模块组成，用户可以通过编程将这些模,块连接起来实现不同的设计。FPGA兼容了MPGA和阵,列型PLD两者的优点，因而具有更高的集成度、更强,的逻辑实现能力和更好的设计灵活性。,3）在系统可编程器件（ISP-PLD）是支持ISP技术的,可编程逻辑器件，ISP技术是指对器件、电路板或整,个电子系统的逻辑功能可随时进行修改或重构的能,力，是一种先进的编程技术。ISP-PLD可以摆脱编程,器，只需要通过计算机接口和编程电缆，直接在目,标系统或印刷线路板上进行编程，使用起来更加方,便和灵活。,8.5PLD器件的开发方法,1.,PLD的开发系统,由软件和硬件两部分构成。,软件：编程语言，汇编和编译程序，集成开发软件包；,硬件：PC机，编程器。,2.PLD器件的开发过程,通过？,N,输入,Y,逻辑抽象,源文件,生成JEDEC,文件,选择器件,文件编译,下载编程,选择开发,功能仿真,系统,硬件测试,