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1、DSP芯片的基本结构和特征 2.1 引 言 可编程DSP芯片是一种具有专门结构的微处理器，为了达到快速进行数字信号处理的目的，DSP芯片一样都具有程序和数据分开的总线结构、流水线操作功能、单周期完成乘法的硬件乘法器以及一套适合数字信号处理的指令集。本章将第一介绍DSP芯片的差不多结构，然后介绍TI公司的各种DSP芯片的特点，最后简要介绍其他公司的DSP芯片的特点。 2.2 DSP芯片的差不多结构 为了快速地实现数字信号处理运算，DSP芯片一样都采纳专门的软硬件结构。下面以TMS320系列为例介绍DSP芯片的差不多结构。 TMS320系列DSP芯片的差不多结构包括：〔1〕哈佛
2、结构；〔2〕流水线操作；〔3〕专用的硬件乘法器；〔4〕专门的DSP指令；〔5〕快速的指令周期。 这些特点使得TMS320系列DSP芯片能够实现快速的DSP运算，并使大部分运算〔例如乘法〕能够在一个指令周期内完成。由于TMS320系列DSP芯片是软件可编程器件，因此具有通用微处理器具有的方便灵活的特点。下面分别介绍这些特点是如何在TMS320系列DSP芯片中应用并使得芯片的功能得到加强的。 2.2.1 哈佛结构 哈佛结构是不同于传统的冯·诺曼〔Von Neuman〕结构的并行体系结构，其要紧特点是将程序和数据储备在不同的储备空间中，即程序储备器和数据储备器是两个相互独立的储备器，每个储备
3、器独立编址，独立访问。与两个储备器相对应的是系统中设置了程序总线和数据总线两条总线，从而使数据的吞吐率提高了一倍。而冯·诺曼结构那么是将指令、数据、地址储备在同一储备器中，统一编址，依靠指令计数器提供的地址来区分是指令、数据依旧地址。取指令和取数据都访问同一储备器，数据吞吐率低。 在哈佛结构中，由于程序和数据储备器在两个分开的空间中，因此取指和执行能完全重叠运行。为了进一步提高运行速度和灵活性，TMS320系列DSP芯片在差不多哈佛结构的基础上作了改进，一是承诺数据存放在程序储备器中，并被算术运算指令直截了当使用，增强了芯片的灵活性；二是指令储备在高速缓冲器〔Cache〕中，当执行此指令时，
4、不需要再从储备器中读取指令，节约了一个指令周期的时刻。如TMS320C30具有64个字的Cache。 2.2.2 流水线 与哈佛结构相关，DSP芯片广泛采纳流水线以减少指令执行时刻，从而增强了处理器的处理能力。TMS320系列处理器的流水线深度从2~6级不等。第一代TMS320处理器采纳二级流水线，第二代采纳三级流水线，而第三代那么采纳四级流水线。也确实是说，处理器CLKOUT1 执行 译码 取指 N N－1 N－2 N＋1 N－1 N＋2 N N N＋1 能够并行处理2~6条指令，每条指令处于流水线上的不同时期。图2.1所示为一个三级流水线操作的例子。 图2
5、1 三级流水线操作 在三级流水线操作中，取指、译码和执行操作能够独立地处理，这可使指令执行能完全重叠。在每个指令周期内，三个不同的指令处于激活状态，每个指令处于不同的时期。例如，在第N个指令取指时，前一个指令即第N-1个指令正在译码，而第N-2个指令那么正在执行。一样来说，流水线对用户是透亮的。 2.2.3 专用的硬件乘法器 在一样形式的FIR滤波器中，乘法是DSP的重要组成部分。对每个滤波器抽头，必须做一次乘法和一次加法。乘法速度越快，DSP处理器的性能就越高。在通用的微处理器中，乘法指令是由一系列加法来实现的，故需许多个指令周期来完成。相比而言，DSP芯片的特点确实是有一个专用
6、的硬件乘法器。在TMS320系列中，由于具有专用的硬件乘法器，乘法可在一个指令周期内完成。从最早的TMS32020实现FIR的每个抽头算法能够看出，滤波器每个抽头需要一条乘法指令MPY： LT ；装乘数到T寄存器 DMOV ；在储备器中移动数据以实现延迟 MPY ；相乘 APAC ；将乘法结果加到ACC中 其他三条指令用来将乘数装入到乘法器电路〔 LT〕，移动数据〔DMOV〕以及将乘法结果〔存在乘积寄存器P中〕加到ACC中〔APAC〕。因此，假设采纳256抽头的FIR滤波器，这四条指令必须重复执行256次，且256次乘法必须在一个抽样间隔内完成。在典型的通用微处理器中，每个
7、抽头需要30 ~ 40个指令周期，而TMS32020只需4条指令。假如采纳专门的DSP指令或采纳 TMS320C54X等新一代的DSP芯片，可进一步降低FIR抽头的运算时刻。 2.2.4 专门的DSP指令 DSP芯片的另一个特点是采纳专门的指令。2.2.3节中介绍的DMOV确实是一个专门的DSP指令，它完成数据移位功能。在数字信号处理中，延迟操作专门重要，那个延迟确实是由DMOV来实现的。TMS32020中的另一个专门指令是LTD，它在一个指令周期内完成LT、DMOV和APAC三条指令。LTD和MPY指令能够将FIR滤波器抽头运算从4条指令降为2条指令。在第二代处理器中，如TMS320C
8、25，增加了2条更专门的指令，即RPT和MACD指令，采纳这2条专门指令，能够进一步将每个抽头的运算指令数从2条降为1条： RPTK 255 ；重复执行下条指令256次 MACD ；LT, DMOV, MPY 及 APAC 2.2.5 快速的指令周期 哈佛结构、流水线操作、专用的硬件乘法器、专门的DSP指令再加上集成电路的优化设计，可使DSP芯片的指令周期在200ns 以下。TMS320系列处理器的指令周期差不多从第一代的200ns降低至现在的20ns 以下。快速的指令周期使得DSP芯片能够实时实现许多DSP应用。 2.3 TI定点DSP芯片 自1982年TI推出第一个定
9、点DSP芯片TMS32020以来，TI的定点DSP芯片差不多经历了TMS320C1X、TMS320C2X/C2XX、TMS320C5X 、TMS320C54X、TMS320C62X等几代产品，产品的性能价格比不断提高，应用越来越广泛。下面分别介绍这些芯片的要紧特点。 2.3.1 TMS320C1X 2.3.1.1 差不多特点 第一代TMS320系列DSP芯片包括：TMS32020、TMS32020、TMS320C10、 TMS320C15/E15和TMS320C17/E17。其中，TMS32020和TMS32020采纳2.4mm的 NMOS 工艺，而其他几种那么采纳1.8mm CMO
10、S工艺。这些芯片的典型工作频率为20MHz。TMS320第一代DSP芯片的要紧特点如下: 指令周期：160ns/200ns/280ns 片内RAM：144字/256字〔TMS320C15/E15/C17/E17〕 片内ROM：1.5K字/4K字〔TMS320C15/C17〕 4K字片内程序EPROM〔TMS320E15/E17〕 4K字外部全速储备器扩展 并行乘法器：乘积为32位 桶形移位器：将数据从储备器移到ALU 并行移位器 承诺文本交换的4×12位堆栈 两个间接寻址的辅助寄存器 双通道串行口〔TMS32020,TMS320C17/E17〕
11、片内压扩硬件〔TMS32020,TMS320C17/E17〕 协处理器接口〔TMS320C17/E17〕 器件封装：40脚双列直插〔DIP〕/44脚塑封〔PLCC〕 2.3.1.2 TMS320C10 TMS320 DSP芯片的第一代产品是基于TMS32020和它的CMOS版本TMS320C10的结构。TMS32020于1982年推出，是第一个能够达到 5 个MIPS的微处理器。 TMS32020采纳改进的哈佛结构，即程序和数据空间相互独立。程序储备器可在片内〔1.5K字〕或片外〔4K字〕。片内数据RAM为144字。有四个差不多的算术单元：算术逻辑单元〔ALU〕、累加器〔ACC
12、〕、乘法器和移位器。 (1) ALU：32位数据操作的通用算术逻辑单元。ALU可进行加、减和逻辑运算； (2) ACC：累加器储备ALU的输出，也是ALU的一个输入。它采纳32位字长操作，分高16位和低16位两部分。处理器提供高16位和低16位的专门指令：SACH〔高16位〕和SACL〔低16位〕； (3) 乘法器：16×16位并行乘法器由三个单元组成：T寄存器、P寄存器和乘法器阵列。T寄存器储备被乘数，P寄存器储备32位乘积。为了使用乘法器，被乘数第一必须从数据RAM中装入到T寄存器，可用LT、LTA和LTD指令。然后执行MPY〔乘〕或MPYK〔乘赶忙数〕指令。乘和累加器操作可用LTA
13、LTD和MPY、MPYK指令在两个指令周期内完成； (4) 移位器：有两个移位器可用于数据移位。一个是桶形移位器，另一个是并行移位器。桶形移位器又称定标移位器。当数据储备器的数据送入累加器或与累加器中的数据进行运算时，先通过那个移位器进行0~16位左移，然后再进行运算。并行移位器即输出移位器，其作用是将累加器中的数据左移0、1或4位后再送入数据储备器中，以实现小数运算或小数乘积的调整。 在TMS32020/C10基础上又派生了多个处理器，它们可提供不同的处理器速度、储备器扩展和各种I/O集成。 2.3.1.3 TMS320C1X的其他芯片 1．TMS320C15/E15 TMS3
14、20C15/E15与TMS32020的代码和管脚全兼容，提供256字的片内RAM和4K字的片内ROM〔C15〕或EPROM〔E15〕。TMS320C15的指令周期有200ns和160ns〔TMS320C15-25〕两种。 2．TMS320C17/E17 TMS320C17/E17是一个专用的微处理器。它有4K字的片内程序ROM〔C17〕或EPROM〔E17〕，一个全双工串行通信的双通道串行口，片内硬件压扩器〔m律/A律〕，一个用于串行通信的串行口定时器，及一个协处理器接口。协处理器接口能够在处理器和4/8/16位微处理器之间提供直截了当接口。TMS320C17/E17与TMS32020目标
15、代码兼容，且可用相同的开发工具。该处理器是基于TMS320C10的CPU内核，外加片内的外设储备器和I/O模块。TMS320C17/E17可认为是半定制的DSP芯片。表2.1 是TMS320第一代产品的比较表。 表2.1 TMS320第一代处理器 DSP芯片 指令周期 〔ns〕 制造工艺 片内程序ROM〔字〕 片内程序EPROM〔字〕 片内数据RAM〔字〕 片外程序〔字〕 TMS32020 200 NMOS 1.5K 144 4K TMS32020-25 160 NMOS 1.5K 144 4K TMS32020-14 280 NMOS
16、 1.5K 144 4K TMS32020 200 NMOS 1.5K 144 TMS320C10 200 CMOS 1.5K 144 4K TMS320C10-25 160 CMOS 1.5K 144 4K TMS320C15 200 CMOS 4K 256 4K TMS320C15-25 160 CMOS 4K 256 4K TMS320E15 200 CMOS 4K 256 4K TMS320C17 200 CMOS 4K 256 TMS320C17-25 1
17、60 CMOS 4K 256 TMS320E17 200 CMOS 4K 256 2.3.2 TMS320C2X 第二代TMS320 DSP芯片包括TMS32020、TMS320C25/E25、TMS320C26及TMS320C28。在这些芯片中，TMS32020是一个过渡的产品，其指令周期为200ns，与TMS32020相当，而其硬件结构那么与TMS320C25一致。在第二代DSP芯片中，TMS320C25是一个典型的代表，其他芯片差不多上由TMS320C25派生出来的。其中TMS320E25将内部4K字的ROM改为EPROM；TMS320C26去掉
18、了内部的4K字ROM，而将片内RAM增加到1.5K字；TMS320C28那么将内部ROM增加到8K字。由于TMS320C25的典型性，下面就讨论TMS320C25的差不多特点和结构。 2.3.2.1 TMS320C25的差不多特点 指令周期： TMS320C25：100ns，TMS320C25-33：120ns，TMS320C25-50：80ns 片内掩膜ROM：4K 字 片内RAM：544字，分B0、B1和B2三块 程序和数据空间均为64K字 具有8级硬件堆栈、8个辅助寄存器 具有全静态双缓冲串行口，可与许多串行器件直截了当接口 与低速片外储备器通信的等待状态
19、插入 采纳HOLD操作的DMA FFT变换用的比特反转寻址 扩展精度算术和自适应滤波支持 从外部储备器全速执行的MAC/MACD指令 具有在多处理器之间进行同步的能力，支持多处理器共享储备器 1.8μm CMOS工艺，68脚PGA或PLCC封装 2.3.2.2 TMS320C25的结构 TMS320C25是第二代TMS320中与TMS32020管脚全兼容的CMOS版本，但指令执行速度是TMS32020的2倍，且增加了硬件和软件资源。指令集是TMS32020和TMS32020的超集，在源代码级与它们兼容。此外，在代码级与TMS32020兼容，因此，TMS3202
20、0的程序可不用修改直截了当在TMS320C25上运行。 100ns的指令周期可提供较强的运算能力。由于大部分指令在一个指令周期内执行，处理器在1秒内可执行1000万条指令〔10MIPS〕。运算能力的增加要紧得益于乘累加指令〔MAC〕和带数据移位的乘累加指令〔MACD〕、具有专用算术单元的8个辅助寄存器、适合于自适应滤波和扩展精度运算的指令集支持、比特反转寻址、快速的I/O支持等。 指令集中提供在两个储备空间中进行数据移动的指令。在外部，程序和数据储备空间在同一总线上复用，从而使得在尽量减少芯片引脚的情形下最大程度地扩大两个空间的地址范畴。在内部，TMS320C25结构通过保持程序和数据总线
21、结构分离以使指令全速执行来获得最大的处理能力。 芯片内部的程序执行采纳三级流水线形式。流水线对用户来说是透亮的。然而，在某些情形下流水线可能被打断〔如跳转指令〕，在这种情形下，指令执行时刻要考虑流水线必须清空和重新填充。两块大的片内RAM在系统设计时提供了专门大的灵活性，其中一块既可配置为程序储备器也可配置为数据储备器。片外64K字的数据空间可直截了当寻址，从而使DSP算法实现更为方便。片内4K字的掩膜ROM可用来降低系统成本，假设程序不超过4K字，可使TMS320C25不用扩展片外程序储备器。剩下的64K字程序空间在片外，大量的程序可在片外储备器中全速运行。程序也可从片外慢速EPROM中装
22、入到片内高速RAM中全速运行。此外，还有硬件定时器、串行口和数据块搬移功能。 下面介绍TMS320C25的储备器分配、中央算术逻辑单元〔CALU〕、硬件乘法器、操纵操作、串行口和I/O接口。 1．储备器分配 TMS320C25具有4K字的片内程序ROM和544字的片内RAM。RAM分为三块：B0、B1、B2。其中，B0块〔256字〕既可配置为数据储备器〔用CNFD指令〕，也可配置为程序储备器〔用CNFP指令〕。其余288字〔B1和B2块〕只能是数据储备器。544字的片内RAM可使C25能处理512字的数据阵列，如可进行256点复数FFT运算，且尚有32字用作中间结果的暂存。TMS320C
23、25提供片外可直截了当寻址的程序和数据空间各64K字。 寄存器组包含8个辅助寄存器〔AR0~AR7〕，它们可用作数据储备器的间接寻址和暂存，从而增加芯片的灵活性和效率。这些寄存器既可用指令直截了当寻址，也可用3比特的辅助寄存器指针〔ARP〕间接寻址。辅助寄存器和ARP既可从数据储备器装数，也可装入赶忙数。寄存器的内容也可存入数据储备器中。辅助寄存器组与辅助寄存器算术单元〔ARAU〕相连接，用ARAU访问信息表无需CALU参与地址操作，如此可让CALU进行其他操作。 2．中央算术逻辑单元 CALU包含一个16位的定标移位器〔Scaling〕，一个16×16位的并行乘法器，一个32位的累加器
24、和一个32位的算术逻辑单元〔ALU〕。移位器依照指令要求提供0到16位的数据左移。累加器和乘法器输出端的移位器适合于数值的归一化、比特提取、扩展精度算术和溢出爱护。 典型的ALU指令实现包含以下三步： (1) 数据在数据总线上从RAM中猎取； (2) 数据移交给完成算术运算的定标移位器和ALU； (3) 结果送回累加器。 32位累加器可分为2个16位以进行数据储备：SACH〔高16位〕和ACCL〔低16位〕。累加器有一个进位位可方便加法和减法的多精度运算。 3．硬件乘法器 TMS320C25具有一个16×16位的硬件乘法器，它能在一个指令周期内运算一个32位乘积。有两个寄存器与乘
25、法器相关：①16位暂存寄存器TR，用于储存乘法器的一个操作数；②32位乘积寄存器PR，用于储存乘积。 乘积寄存器的输出可左移1位或4位，这关于实现小数算术运算或调整小数乘积专门有用。PR的输出也可右移6位，如此可连续执行128次乘/加而无溢出。无符号乘〔MPYU〕指令可方便扩展精度乘法。 4．I/O接口 I/O空间由16个输入口和16个输出口组成。这些口可提供全16位并行I/O接口。输入〔IN〕和输出〔OUT〕操作典型的是2个周期，但假设用重复指令，可变成单周期指令。I/O器件映射到I/O地址空间，其方式与储备器映射方式相同。与不同速度的储备器或I/O器件接口采纳READY线完成。 T
26、MS320C25也支持外部程序/数据储备器的DMA，其他处理器通过置HOLD\ 为低后可完全操纵TMS320C25的外部储备器，使C25将其地址、数据和操纵线呈高阻状态。外部处理器和C25的通信可通过中断来完成。TMS320C25芯片提供两种DMA方式，一种是加上HOLD后停止执行；另一种是C25连续执行，但执行是在片内ROM和RAM中进行，这可大大提高性能。 2.3.2.3 TMS320C25的软件 TMS320C25的指令总共有133条，其中97条是单周期指令。在另外36条指令中，21条包括跳转、调用、返回等，这些指令需重新装入程序计数器，使执行流水线中断。另外7条指令是双字和长赶忙
27、数指令。剩下的8条指令〔IN，OUT，BLKD，BLKP，TBLR，TBLW，MAC，MACD〕支持I/O操作、储备器之间的数据交换或提供处理器内部额外的并行操作，而且这8条指令与重复计数器配合使用时可成为单周期指令。这要紧利用了处理器的并行机制，使得复杂的运算可用专门少的几条指令来完成。 由于大多数指令用单16位字编码，故可在一个周期内完成。储备器寻址方式有三种：直截了当寻址、间接寻址和赶忙数寻址。直截了当寻址和间接寻址都用来访问数据储备器，赶忙数寻址利用由程序计数器确定的储备器内容。 使用直截了当寻址方式时，指令字的7位和9位数据储备器页指针〔DP〕构成16位的数据储备器地址。其中，每
28、页长128字，共有512页，故可寻址64K的数据空间。间接寻址借助于8个辅助寄存器〔AR0~AR7〕。表2.2 列出了7种间接寻址方式。其中的比特反转寻址可大大提高 FFT运算的I/O效率。其中，OP表示某种运算，NARP表示新的ARP。 表2.2 TMS320C25的寻址方式 寻址方式 操 作 OP A 直截了当寻址 OP *〔,NARP〕 间接寻址；AR不变 OP *+〔,NARP〕 间接寻址；当前AR加1 OP *-〔,NARP〕 间接寻址；当前AR减1 OP *0+〔,NARP〕 间接寻址；AR0加到当前AR OP *0-〔,NARP〕 间接寻址；
29、当前AR减去AR0 OP *BR0+〔,NARP〕 间接寻址；AR0加到AR〔〕 OP *BR0-〔,NARP〕 间接寻址；当前AR减去AR0〔〕 2.3.3 TMS320C5X TMS320C5X是TI公司的第五代产品，是继TMS320C1X和TMS320C2X之后的第三代定点DSP处理器。它的核心中央处理器〔CPU〕以TMS320C25的核心CPU为基础，增强型结构大幅度地提高了整体性能。TMS320C5X工作速度是TMS320C25的2倍以上，关于TMS320C1X和TMS320C2X具有源代码向上兼容特性。这种兼容性保留了过去开发的软件，便于系统升级到更高性能的DSP
30、系统。TMS320C5X系列有TMS320C50/C51/C52/C53等多种产品，它们的要紧区别是片内RAM、ROM等资源的多少，如TMS320C50内部具有10K字RAM和2K字ROM，其中2K字ROM差不多固化了引导程序；TMS320C51内部具有2K字RAM和8K字ROM；TMS320C52内部具有1K字RAM和4K字ROM，减少了一个串行口；TMS320C53内部那么有4K字RAM和16K字ROM。芯片的其他性能那么是完全相同的。下面以TMS320C50为例介绍TMS320C5X DSP 芯片。 2.3.3.1 TMS320C50的差不多特点 TMS320C50的要紧特点包括:
31、 25/35/50ns的指令周期〔20 ~ 40 MIPS〕 224K×16位最大可寻址外部储备空间〔64K程序、64K数据、64K I/O、32K全局〕 算术逻辑单元〔ALU〕，32位累加器〔ACC〕以及32位加法器的缓冲器〔ACCB〕 并行逻辑单元〔PLU〕 结果具有32位的16×16位并行乘法器 单周期乘累加指令 具有一个专用算术单元的8个辅助寄存器，可用于间接寻址 8级硬件堆栈 0～16位数据左移和右移 两个间接寻址的循环缓冲器，用于循环寻址 程序代码的单指令重复和程序块重复 全双工同步串行口，用于完成TMS320C5X与其他串行器件之间
32、的直截了当通信 时分多址访问〔TDM 〕串行口 内部定时器，可用软件操纵 64K 并行I/O 口，其中16个有储备器映像 可软件编程的等待状态发生器 扩展保持操作，用于并发外部DMA 四级流水线操作，用于延迟跳转、调用、返回指令 比特反转寻址方式，用于FFT运算 JTAG扫描仿真接口〔IEEE标准，P1149.1〕 1．核心CPU TMS320C5X CPU的增强功能在提高性能和通用性的同时，保持了对TMS320C1X和TMS320C2X源代码的兼容性。硬件的改进包括：一个32位累加器缓冲器，附加定标能力，利用附加硬件功能的新指令。新的操纵功能包括：独立
33、的并行逻辑单元〔PLU〕和一组文本交换寄存器。数据治理方面的改进包括：采纳新的块搬移指令和储备器映像寄存器指令。TMS320C50有28个储备器映像寄存器和16个储备器映像的I/O口。 2．片内ROM TMS320C50拥有2K×16位掩蔽ROM，内部固化了引导程序。该储备器把程序从外部ROM/EPROM、串行口或并行I/O口引导至运行速度较快的SRAM中。这块引导ROM可通过PMST状态寄存器中的MP/MC\ 位从程序储备空间去除。假如该ROM未选，那么TMS320C50由片外储备器启动执行。 3．片内数据RAM TMS320C50具有1056字的片内RAM，这块RAM 可在每个机器
34、周期内访问两次〔双寻址RAM〕，只要两次访问不是〝写〞操作。这块储备空间要紧用于储备数据，然而假如需要也可用于储备程序和数据。其配置有两种方式：所有的1056字都作为数据储备区，或者将其中的544字作为数据储备器，512字作为程序储备区。可通过状态寄存器ST1中的CNF位选择设置。 4．片内程序/数据RAM TMS320C50还具有9K字的片内RAM。这一储备区能够由软件设置映射到程序或数据储备空间。程序从片外储备器引导后，可装入到该储备区全速运行。 5．片内储备器安全 TMS320C50能够通过可屏蔽选择来爱护片内储备器的内容。当相关比特置位时，外部无法访问片内储备空间。 6．有地
35、址映射的软件等待状态发生器 软件等待状态逻辑不需要任何外部硬件就能够实现TMS320C50与速度较慢的片外储备器和I/O设备接口。该电路系统拥有16个等待状态发生器，其中可由用户编程操作的有0，1，2，3和7状态。 7．并行I/O口 TMS320C50共有64K I/O口，其中的16个可映射在数据储备空间。这些口可由IN或OUT指令寻址。具有储备器映像的I/O口可按储备器的读写方式访问。I/O口的访问由IS\线选通。增加简单的片外地址译码电路，就可实现TMS320C50的I/O口与外部I/O设备的简单连接。 8．串行I/O口 TMS320C50有两个高速串行口。串行口最快可按1/4机
36、器周期〔CLKOUT1〕操作。一个是同步全双工串行口，发送和接收都有缓冲，分别由可屏蔽外部中断信号操纵，数据可按照8或16位方式传输；另一个串行口为全双工串口，可设置为同步方式，也可设置为时分多址〔TDM〕方式，TDM串行口一样用于多处理机系统。 9．16位硬件定时器 16位硬件定时器可由软件进行操纵，通过设置相应的状态位，定时器可工作在停止、重启动、复位或不工作等状态。 10．用户可屏蔽中断 TMS320C50有4个外部中断线。片内的中断锁存电路可实现异步中断操作。此外，还有5个内部中断：1个定时器中断和4个串行口中断。 11．JTAG扫描逻辑 JTAG扫描逻辑电路用于仿真和测试
37、采纳JTAG可实现在线仿真。 2.3.3.2 TMS320C50的结构 TMS320C50采纳了与TMS320C25类似的哈佛型总线结构，通过两个独立的数据总线和程序总线，最大限度地提高运算速度。指令支持在两个储备区之间的数据传输。 TMS320C50使用32位的ALU和累加器以实现2的补码运算。ALU是一个通用的算术单元，它所使用的运算数据〔16位〕来自数据RAM或来自赶忙数指令，也能够是乘积寄存器中32位的乘积结果。除此之外，ALU还能够执行位操作。累加器储存ALU的输出，也为ALU提供下一个输入。字长为32位的累加器分为高字节和低字节。指令提供对低字节和高字节的单独储备。32位
38、的累加器缓冲器用于临时快速地储备累加器的内容。 除了ALU之外，并行逻辑单元〔PLU〕能够在不阻碍累加器内容的情形下对数据进行逻辑操作。PLU提供了高速操纵器需要的位处理能力，并简化了操纵和状态寄存器需要的置位、清零和测试操作。 乘法器以单指令周期完成16×16位的乘法，结果为32位。乘法器由三部分组成，分别是乘法器阵列、PREG〔乘积寄存器〕、TREG0〔临时寄存器〕。16位的TREG0储备乘数，PREG储存32位的乘积结果。乘法器中的数值来自数据储备器，当使用MAC/MACD/MADS/MADD指令时来自程序储备器，或者来自乘赶忙数指令〔MPY #〕。片内快速乘法器对执行诸如卷积、相关
39、和滤波等差不多的DSP操作十分有效。 TMS320C50的定标移位器有一个16位的输入来自数据总线，32位的输出连接到ALU。定标移位器依照指令的编程使输入数据产生0到16位的左移。移位量取决于指令或移位计数寄存器〔TREG1〕中的定义值。输出的最低有效位〔LSB〕补零，最高有效位补0或符号扩展〔取决于状态寄存器ST1的符号扩展模式位SXM〕。附加的移位能力使处理器能执行数值定标、二进制位提取、符号扩展运算和溢出防止等功能。 8级硬件堆栈用于在中断及子程序调用时储存程序计数器的内容。中断发生时，重要寄存器〔ACC、ACCB、ARCR、INDX、PMST、PREG、ST0、ST1和TREG〕
40、压入堆栈，中断返回时弹出，实现了无开销的中断文本切换。 2.3.4 TMS320C2XX TMS320C2XX是继TMS320C2X和TMS320C5X之后显现的一种低价格、高性能定点DSP芯片，要紧包括TMS320C20X、TMS320C24X两个子系列。TMS320C2XX系列DSP芯片具有如下特点： (1) 处理能力强。指令周期最短为25ns，运算能力达40MIPS； (2) 片内具有较大的闪耀储备器。TMS320C2XX是最早使用闪耀储备器的DSP芯片。闪耀储备器具有比ROM灵活、比RAM廉价的特点。TMS320F206和TMS320F207片内具有32K字的闪耀储备器和4.
41、5K字的RAM。利用闪耀储备器储备程序，不仅降低了成本，减小了体积，同时系统升级也比较方便； (3) 功耗低。TMS320C2XX系列DSP芯片在5V工作时每个MIPS消耗1.9mA，在3.3V工作时每个MIPS消耗1.1mA。使用DSP核的省电模式可进一步降低功耗； (4) 资源配置灵活。现有10多种具有不同资源配置的芯片。表2.3是TMS320C2XX系列DSP芯片比较表。 此外，TMS320C24X系列芯片为数字操纵系统的应用做了优化设计。 表2.3 TMS320C2XX系列芯片的资源配置 TMS320 C2XX 指令周期 〔ns〕 片内ROM 〔字〕 片内RAM
42、 〔字〕 片内FLM 〔字〕 同步 串行口 异步 串行口 C203 25/35/50 544 1 1 C204 25/35/50 4K 544 1 1 C205 25/35/50 4.5K 1 1 F206 25/35/50 4.5K 32K 1 1 F207 25/35/50 4.5K 32K 2 1 C209 35/50 4K 4.5K C240 50 16K 544 1 1 F240 50 544 16K 1 1 C241 50 8K
43、 544 1 1 F241 50 544 8K 1 1 C242 50 4K 544 1 1 F243 50 544 8K 1 1 2.3.5 TMS320C54X TMS320C54X是为实现低功耗、高性能而专门设计的定点DSP芯片，其要紧应用是无线通信系统等。该芯片的内部结构与TMS320C5X不同，因而指令系统与TMS320C5X和TMS320C2X等是互不兼容的。 TMS320C54X的要紧特点包括： (1) 运算速度快。指令周期为25/20/15/12.5/10ns，运算能力为40/50/66/80/100 M
44、IPS； (2) 优化的CPU结构。内部有1个40位的算术逻辑单元，2个40位的累加器，2个40位加法器，1个17×17的乘法器和1个40位的桶形移位器。有4条内部总线和2个地址产生器。此外，内部还集成了维特比加速器，用于提高维特比编译码的速度。先进的DSP结构可高效地实现无线通信系统中的各种功能，如用TMS320C54X实现全速率的GSM 需12.7 MIPS，实现半速率GSM 需26.2 MIPS，而实现全速率GSM 语音编码器仅需2.3 MIPS，实现IS-54/136 VSELP语音编码仅需12.8 MIPS； (3) 低功耗方式。TMS320C54X能够在3.3V或2.7V电压下
45、工作，三个低功耗方式〔IDLE1、IDLE2和IDLE3〕能够节约DSP的功耗，TMS320C54X专门适合于无线移动设备。用TMS320C54X实现IS54/136 VSELP语音编码仅需31.1mW，实现GSM 语音编码器仅需5.6mW； (4) 智能外设。除了标准的串行口和时分复用〔TDM〕串行口外，TMS320C54X还提供了自动缓冲串行口BSP〔auto-Buffered Serial Port〕和与外部处理器通信的HPI〔Host Port Interface〕接口。BSP可提供2K字数据缓冲的读写能力，从而降低处理器的额外开销，指令周期为20ns时，BSP的最大数据吞吐量为50
46、M bit/s，即使在IDLE方式下，BSP也能够全速工作。HPI能够与外部标准的微处理器直截了当接口。 表2.4是TMS320C54X系列部分DSP芯片比较表。 表2.4 TMS320C54X的资源配置 TMS320C54X 指令周期〔ns〕 工作电压〔V〕 片内RAM〔字〕 片内ROM〔字〕 串行口 BSP HPI C541 20/25 5/3.3/3.0 5K 28K 2个标准口 C542 20/25 5/3.3/3.0 10K 2K 1个TDM口 1 1 C543 20/25 3.3/3.0 10K 2K 1个TD
47、M口 1 C545 20/25 3.3/3.0 6K 48K 1个标准口 1 1 C546 20/25 3.3/3.0 6K 48K 1个标准口 1 C548 15/20/25 3.3/3.0 32K 2K 1个TDM口 2 1 LC/VC549 10/12.5/15 3.3/2.5 32K 16K 1个TDM口 2 1 VC5402 10 3.3/1.8 16K 4K 2 1 2.3.6 TMS320C62X 这是TI公司于1997年开发的一种新型定点DSP芯片。该芯片的内部结构与往常的DSP
48、芯片不同，内部集成了多个功能单元，可同时执行8条指令，运算能力达1600MIPS。其要紧特点有： (1) 运行速度快。指令周期为5ns，运算能力为1600MIPS； (2) 内部结构不同于一样DSP芯片。内部同时集成了2个乘法器和6个算术运算单元，且它们之间是高度正交的，使得在一个指令周期内最大能支持8条32bit的指令； (3) 指令集不同。为充分发挥其内部集成的各执行单元的独立运行能力，TI公司使用了VelociTT 超长指令字〔VLIW〕结构。它在一条指令中组合了几个执行单元，结合其专门的内部结构，可在一个时钟周期内并行执行几个指令； (4) 大容量的片内储备器和大范畴的寻址能力
49、片内集成了512K字程序储备器和512K字数据储备器，并拥有32bit的外部储备器界面； (5) 智能外设。内部集成了 4个DMA接口，2个多通道缓存串口，2个32bit 计时器； (6) 低廉的使用成本。在一个无线基站的应用中，每片TMS320C62X能同时完成30路的语音编解码，每路成本为3美元，而往常的DSP系列最大只能完成5路，每路的成本为7美元。 这种芯片适合于无线基站、无线PDA、组合Modem、GPS导航等需要大运算能力的应用场合。 2.4 TI浮点DSP芯片 2.4.1 TMS320C3X TMS320C3X是TI的第三代产品，也是第一代浮点DSP芯片。TMS
50、320C3X中目前具有TMS320C30、TMS320C31和TMS320C32三种。TMS320C31是TMS320C30的简化和改进型，它在TMS320C30的基础上去掉了一样用户不常用的一些资源，降低了成本，是一个性能价格比较高的浮点处理器，在国内已得到了较广泛的应用。TMS320C32是TMS320C31的进一步简化和改进。表2.5示出了三种芯片的比较。 表2.5 三种TMS320C3X芯片的比较 特点 TMS320C30 TMS320C31 TMS320C32 数据/程序总线 主总线STRB： 32位数据，24位地址 扩展总线IOSTRB： 32位数据，13位地
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