数字逻辑-习题一-答案.doc

〈习题一〉作业参考答案
1.4 如何判断一个7位二进制正整数A=a1a2 a 3 a 4 a 5 a 6 a 7是否是4的倍数。
答：只要a 6 a 7=00，A即可被4整除。

1.10设[x]补=01101001，[y]补=10011101，求：，，，，，。
答：（1）如[x]补=x0x1x2…xn，则= x0x0x1x2…xn-1. xn。
所以，=00110100.1，=00011010.01，=11001110.1，=11100111.01。
（2）如[x]补=x0x1x2…xn，[-x]补=。
所以，=10010111，=01100011。
注意：公式（1）[x]补=x0x1x2…xn，则补= x0x0x1x2…xn-1. xn
（2）[x]补=x0x1x2…xn，[-x]补=
一定要掌握。

1.11根据原码和补码的定义回答下列问题：
（1）已知[x]补>[y]补，是否有x>y?
（2）设-2n0，则[x]补>[y]补。但显然xX=-2(n-1)。
注意：因为-2n1000000，
即[x]补+10000>1000000。根据补码加法，则x1=0，x2~x5任意。
或：
[x]补=27+x，所以x=[x]补-27<-16，即11x1 x2 x3 x4 x5<112，因此x1 x2 x3 x4 x5<16。所以x1=0，x2 x3 x4 x5任意。

1.16 完成下列代码之间的转换：
（1）（0101 1001 1001 0111.0111）8421BCD=（5997.7）10。
（2）（359.25）10=（0110 1000 1100.01011）余3。
（3）（1010001110010101）余3=（0111 0000 0110 0010）8421BCD
1.17 试写出下列二进制数的典型格雷码：101010，10111011。
答：典型格雷码的编码规则为：

所以101010对应的格雷码为：111111。10111011对应的格雷码为：11100110。

1.18 试给出一位余3码的奇校验海明码。
答：1)根据公式 且余3码对应的k=4，确定校验码位数r=3；
2)设置校验位b1, b2, b3，将他们分别置于1，2，4码位上，并根据分组规则将它们分成3组，如下表所示：

1
2
3
4
5
6
7
S1
b1

a1

a2

a4
S2

b2
a1

a3
a4
S3

b3
a2
a3
a4
3)列出校验位的表达式（奇校验）：

计算每组余3码相应的校验位值。完整的余3码海明码表如下表所示：
信息码序号
b1
b2
a1
b3
a2
a3
a4
0
0
1
0
1
0
1
1
1
0
1
0
0
1
0
0
2
1
0
0
1
1
0
1
3
0
0
0
1
1
1
0
4
1
1
0
0
1
1
1
5
0
0
1
1
0
0
0
6
1
1
1
0
0
0
1
7
0
1
1
0
0
1
0
8
1
0
1
1
0
1
1
9
1
0
1
0
1
0
0
注意：不能把余3码转换成8421BCD码，然后再求其海明码。

1.19 设有一信息码字a1a2a3a4=1010，需用偶校验的海明码进行传送，使给出该信息的海明码。若接收端a3变为0，如何发现？如何纠正？
答：该信息的海明码为：1011010。若接收端a3变为0，那么S3S2S1=110（因为a3对应的码位为6）。直接将第6位（即a3）取反即可。

注意：S3S2S1指出了错码的码位，而不是a的下标。

〈习题二〉作业参考答案
2.4 用逻辑代数公理和定理证明：
（1）
证明：
= 异或运算的定义
= 摩根律
= 交换律、分配律
= 重叠律、交换律
=重叠律

（2）
证明：
= 异或运算的定义
= 同或运算的定义
= 分配律、摩根律
= 互补律
= 摩根律
= 分配律、互补律
= 吸收律
= 摩根律

(3)
证明：
=摩根律
= 吸收律
= 分配律
= 互补律、0-1律
= 分配律、交换律
= 分配律、交换律

（4）
证明： 互补律、0-1律
= 分配律、交换律
=

（5）
证明：
= 结合律
= 分配律
= 互补律、0-1律
=1 互补律
2.5 写出下列表达式的对偶式（最好利用对偶定义来求解）
（1）
答：

（2）
答：

（3）
答：

（4）
答：需要了解同或的对偶式为异或，异或的对偶式为同或。

（5）
答：

2.6 写出下列表达式的反函数（最好利用取反规则来求解）
（1）
答：

（2）
答：

（3）
答：

（4）
答：

2.7回答下列问题：
（1）已知X+Y=X+Z，那么Y=Z正确吗？为什么？
答：不正确。若X=1，则Y，Z任意取值等式都成立。
（2）已知XY=XZ，那么Y=Z正确吗？为什么？
答：不正确。如X=0，则Y，Z任意取值等式都成立。
（3）已知X+Y=X+Z，且XY=XZ，那么Y=Z正确吗？为什么？
答：正确。因为X+Y=X+Z，则X=1或X=0且Y=Z。若X=1，则由XY=XZ可得Y=Z。
（4）已知X+Y=X·Y，那么X=Y正确吗？为什么？
答：正确。X只能取1或0。若X=1，则等式右边为1，左边为Y，因此，Y=1，可得X=Y；
若X=0，则等式左边为Y，右边为0，因此，Y=0，可得X=Y。所以，成立。
2.11 用卡诺图判断函数F（A，B，C，D）和G（A，B，C，D）的关系。

答：F的卡诺图如图1，化简后
00
01
11
10
AB
CD
01
11
10
00
1
1
1
1
1
1
1
1
G的卡诺图如图2，化简后
图2
图1
00
01
11
10
AB
CD
01
11
10
00
1
1
1
1
1
1
1
1

由此可见，

2.12 用卡诺图化简包含无关最小项的函数和多输出函数:
(1)
答：F的卡诺图如下：
00
01
11
10
AB
CD
01
11
10
00
1
1
1
1
´
´
´
´
´
´
´
1

所以，。

（2）

AB
00

11
10
AB
CD
01
11
10
00
1
1
1
1
1
1
1
1
00
01
11
10
01
11
10
00
1
1
1
1
1
1
1
1
CD
00
01
11
10
AB
CD
01
11
10
00
1
1
1
1

多输出函数的化简关键在于充分利用各函数之间的共享部分。如上图虚线框所示。
所以化简后的多输出函数应该为：

对于的化简，还要注意化简的标准：不同的与项个数应该最少，不同的变量个数应该最少。

〈习题四〉作业参考答案
4.4 试分析图4.60 所示的码制转换电路的工作原理
B0
G0
G1
G2
G3
B0
B1
B2
B3
=1
=1
=1
输入
输出
图4.60 题4.4的逻辑电路图

答：①写出逻辑表达式

②列出真值表
B3
B2
B1
B0
G3
G2
G1
G0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
1
0
0
0
1
1
0
0
1
1
0
0
1
0
0
1
0
0
0
1
1
0
0
1
0
1
0
1
1
1
0
1
1
0
0
1
0
1
0
1
1
1
0
1
0
0
1
0
0
0
1
1
0
0
1
0
0
1

1
1
0
1
1
0
1
0
1
1
1
1
1
0
1
1
1
1
1
0
1
1
0
0
1
0
1
0
1
1
0
1
1
0
1
1
1
1
1
0
1
0
0
1
1
1
1
1
1
0
0
0
③由真值表可以发现，任意相邻的两个代码之间只有一位不同，而其余各位均相同。因此，上述逻辑电路的功能是把一个四位二进制数转换成了Gray码。

4.7 设二进制补码 [x]补=x0x1x2x3x4,写出下列要求的判断条件：
（1）
（2）
（3）
（4）
答：根据补码定义，若x>y且x、y同号，则[x]补>[y]补。x0符号位，小数点在x0后。
因此：
（1）
（x0=0，x1=1）
或
（x0=1且x0.x1x2x3x4<1.1即x0=1且x1=0）
因此，F= x0⊕x1。
（2）
（0.01≤[x]补<0.1，所以x0=0 ∧ x1=0 ∧ x2=1）
或
（1.1≤[x]补<1.11，所以x0=1 ∧ x1=1 ∧ x2=0）
因此，
（3）
（0.001≤[x]补<0.01，所以x0=0 ∧ x1=0 ∧ x2=0 ∧ x3=1）
或
（1.11≤[x]补<1.111，所以x0=1 ∧ x1=1 ∧ x2=1 ∧ x3=0）
因此，
（4）
（0.0000≤[x]补<0.001，所以x0=0 ∧ x1=0 ∧ x2=0 ∧ x3=0）
或
（1.111≤[x]补<2，所以x0=1 ∧ x1=1 ∧ x2=1 ∧ x3=1）
因此，
4.12 设计一个能接收两位二进制数Y=y1y0，X=x1x0，并输出Z=z1z0的逻辑电路。当Y=X时，Z=11；当Y>X时，Z=10；当Y＜X时，Z=01。用与非门实现该逻辑电路。
答：①根据逻辑要求，建立真值表。
y1
y0
x1
x0
z1
z0

0
0
0
0
1
1
0
0
0
1
0
1
0
0
1
0
0
1
0
0
1
1
0
1
0
1
0
0
1
0
0
1
0
1
1
1
0
1
1
0
0
1
0
1
1
1
0
1
1
0
0
0
1
0
1
0
0
1
1
0
1
0
1
0
1
1
1
0
1
1
0
1
1
1
0
0
1
0
1
1
0
1
1
0
1
1
1
0
1
0
1
1
1
1
1
1

②画出z0、z1对应的卡诺图，进行化简。
00
01
11
10
x1x0
y1y0
01
11
10
00
1
1
1
1
1
1
1
1
1
1
z0

由此可得，。
00
01
11
10
x1x0
y1y0
01
11
10
00
1
1
1
1
1
1
1
1
1
1
z1

由此可得，。

③根据要求的逻辑门类型，进行转换并画出逻辑电路图。

根据上述与非形式，可以用与非门实现该逻辑电路。（图略）

4.13 已知[x]原=x0x1x2，试设计一个逻辑电路，以原码作为输入，要求：当AB=01时，输出反码；当AB=10时，输出补码。
答：①根据逻辑要求，建立真值表。
A
B
x0
x1
x2
y0
y1
y2
0
1
0
0
0
0
0
0
0
1
0
0
1
0
0
1
0
1
0
1
0
0
1
0
0
1
0
1
1
0
1
1
0
1
1
0
0
1
1
1
0
1
1
0
1
1
1
0
0
1
1
1
0
1
0
1
0
1
1
1
1
1
0
0
1
0
0
0
0
0
0
0
1
0
0
0
1
0
0
1
1
0
0
1
0
0
1
0
1
0
0
1
1
0
1
1
1
0
1
0
0
0
0
0
1
0
1
0
1
1
1
1
1
0
1
1
0
1
1
0
1
0
1
1
1
1
0
1

②画出y0 、y1 、y2对应的卡诺图，进行化简。
0
1
x0
x1x2
01
11
10
00

y0 (AB=01)
1
1
1
1
0
1
x0
x1x2
01
11
10
00

y0 (AB=10)
1
1

1

所以，

和的处理方法同上。

0
1
x0
x1x2
01
11
10
00

y1 (AB=01)
1
1
1
1
0
1
x0
x1x2
01
11
10
00

y1 (AB=10)
1
1
1
1

所以，

0
1
x0
x1x2
01
11
10
00

y2 (AB=01)
1
1
1
1
0
1
x0
x1x2
01
11
10
00

y2 (AB=10)
1
1
1
1

所以，
根据上述y0 、y1 、y2的函数表达式，可画出相应的逻辑电路图（略）。
4.14 设计一个8421BCD码十进制数对9的变补电路。要求：写出真值表；给出最简逻辑表达式；画出电路图。
答：①根据逻辑要求，建立真值表。
A
B
C
D
F1
F2
F3
F4
0
0
0
0
1
0
0
1
0
0
0
1
1
0
0
0
0
0
1
0
0
1
1
1
0
0
1
1
0
1
1
0
0
1
0
0
0
1
0
1
0
1
0
1
0
1
0
0
0
1
1
0
0
0
1
1
0
1
1
1
0
0
1
0
1
0
0
0
0
0
0
1
1
0
0
1
0
0
0
0
1
0
1
0
d
d
d
d
1
0
1
1
d
d
d
d
1
1
0
0
d
d
d
d
1
1
0
1
d
d
d
d
1
1
1
0
d
d
d
d
1
1
1
1
d
d
d
d

②画出F1 、F2 、F3和F4对应的卡诺图，进行化简。
00
01
11
10
CD
AB
01
11
10
00
1
d
1
F1
d
d
d
d
d

所以，。
00
01
11
10
CD
AB
01
11
10
00
1
d
1
F2
d
d
d
d
d
1
1

所以，
00
01
11
10
CD
AB
01
11
10
00
1
d
1
F3
d
d
d
d
d
1
1

所以，。
00
01
11
10
CD
AB
01
11
10
00
1
d
1
F4
d
d
d
d
d
1
1
1

所以，。 电路图略。
4.17 设计一个组合逻辑电路，其输入为三位二进制数A=A2 A1 A0，输出也为一个三位二进制数Y=Y2Y1Y0。当A的值小于2时，Y=0；当2≤A＜5时，Y=A+3；当A＞5时，Y=A-3。要求用与非门实现该电路。
答：①根据逻辑要求，建立真值表。
A2
A1
A0
Y2
Y1
Y0
0
0
0
0
0
0
0
0
1
0
0
0
0
1
0
1
0
1
0
1
1
1
1
0
1
0
0
1
1
1
1
0
1
d
d
d
1
1
0
0
1
1
1
1
1
1
0
0
②画出Y0、Y1 、Y2对应的卡诺图，进行化简。
A2A1
Y2

00
10
11
01
A0

1

0
1

d
1
1
1

所以，。

0
1
A0
A2A1
01
11
10
00
Y1
1
1
d
1

所以。

A0
A2A1
01
11
10
00
Y0
0
1
1
1
d
1

所以。
上述表达式已经进行了适当的转换，可以很方便地用与非门来实现。电路图略。

4.18一组合电路有4个输入A、B、C和D（表示4位二进制数，A为最高位，D为最低位），两个输出为X和Y。当且仅当该数被3整除时，X=1；当且仅当该数被4整除时，Y=1。求出X和Y的逻辑函数，画出最简逻辑电路。
答：①根据逻辑要求，建立真值表。
A
B
B
D
X
Y
0
0
0
0
1
1
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
1
1
0
0
1
0
0
0
1
0
1
0
1
0
0
0
1
1
0
1
0
0
1
1
1
0
0
1
0
0
0
0
1
1
0
0
1
1
0
1
0
1
0
0
0
1
0
1
1
0
0
1
1
0
0
1
1
1
1
0
1
0
0
1
1
1
0
0
0
1
1
1
1
1
0
②画出X、Y 对应的卡诺图，进行化简。
00
01
11
10
CD
AB
01
11
10
00
1
1
X
1
1
1
1

所以，。
00
01
11
10
CD
AB
01
11
10
00
1
1
Y
1
1

所以，。

逻辑电路图略。

〈习题五〉作业参考答案
5.5 给出逻辑电路图如图5.24所示，试分析该电路的逻辑功能，并给出逻辑功能的真值表。
图5.24 题5.5的逻辑电路图
Q
S
R
＆
≥1
＆
≥1
Q
答：逻辑功能的真值表
R
S
Qn
Qn+1
0
0
0
0
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
0
1
0
1
0
1
1
0
×
1
1
1
×
0
1
RS
01
11
10
00
1
1
1
Qn+1
Qn
×
×

这是一个与由或非门构成的基本R-S触发器功能一样的触发器。

5.8 写出图5.27所示的各触发器的次态方程。

CP
D

CP
D

CP
T
CP
J

KK

CP
T
CP
J

KK
1
2
3
4
5
6

答：1、
2、
3、
4、
5、
6、

5.9 有一触发器的电路结构如图5.28所示，试给出该触发器的状态转移真值表，写出其特征方程。
Q
CP
X
1
＆
＆
＆

答：当CP=1时，电路不接受输入信号X，。
当CP=0时，电路接收输入信号X，。

其状态转移真值表如下：

CP
X
Qn
Qn+1
0
0
0
0
0
0
1
0
0
1
0
1
0
1
1
1
1
0
0
0
1
0
1
1
1
1
0
0
1
1
1
1

画出卡诺图，进行化简。
Qn+1
0
1
Qn
CP X
01
11
10
00
1
1
1
1

由此可得其特征方程为：。

〈习题六〉作业参考答案

6.5 某一电路有一个输入端x和一个输出端Z。当x连续出现3个0或2个1时，输出Z=1，且第4个0或第3个1使输出Z=0。试作出该电路的同步时序逻辑电路的原始状态表。
答：Mealy型原始状态图为：
S0
S1
S3
S4
1/0
0/0
0/0
0/0
1/1
S2
S5
0/0
S3
S3
1/0
0/1
S1
1/0
S1
1/0
0/0
S3
S1
1/0

Mealy型原始状态表为：

现态
次态/输出
x=0
x=1
S0
S3/0
S1/0
S1
S3/0
S2/1
S2
S3/0
S1/0
S3
S4/0
S1/0
S4

S5/1
S1/0
S5
S3/0
S1/0
6.7试分析图6.59所示的同步时序逻辑电路。写出该电路的激励函数和输出函数表达式，做出状态图和状态表，并说明该电路的逻辑功能。
答：1、激励函数表达式：J1=K1=1；J2=K2=y1；J3=K3=y1y2
该电路是Moore型电路，状态变量就是电路的输出。可不必单独列出输出函数。
2、建立状态表
现态
次态

0
0
0
0
0
1
0
0
1
0
1
0
0
1
0
0
1
1
0
1
1
1
0
0
1
0
0
1
0
1
1
0
1
1
1
0
1
1
0
1
1
1
1
1
1
0
0
0

3、状态图
110
111
000
001
010
011
100
101

输入始终为1。是一个模8加1计数器。

6.9 图6.1为一个串行加法器逻辑框图，试作出其状态图和状态表。
答：状态图为：
0
1
00/0
01/1
10/1
11/0
00/1
11/1
01/0
10/0

状态表为：
输入

现态
C
次态/输出

0 0
0
0/0
0 1
0
0/1
1 0
0
0/1
1 1
0
1/0
0 0
1
0/1
0 1
1
1/0
1 0
1
1/0
1 1
1
1/1

6.13 设计一个1011序列检测器，一直典型输入输出序列为：
输入：001011011101011110
输出：000001001000001000
答：1、作出原始状态图和状态表。
S0
S1
1/0
0/0
S2
0/0
1/0
S3
1/0
S4
1/1
0/0
0/0
0/0
1/0

状态表：
现态
次态/输出
x=0
x=1
S0
S0/0
S1/0
S1
S2/0
S1/0
S2
S0/0
S3/0
S3
S2/0
S4/1
S4
S2/0
S1/0
2、状态化简
找出最大等效类：（S0）、（S1，S4）、（S2）、（S3）
以a代表（S0），b代表（S2），c代表（S3），d代表（S1，S4），
则最小化状态表为:
现态
次态/输出
x=0
x=1
a
a/0
d/0
b
a/0
c/0
c
b/0
d/1
d
b/0
a/0
3、状态编码
根据状态分配必须遵循的基本原则：
（1）a、b相邻c、d相邻；
（2）a、d相邻；a、c相邻；b、d相邻；
（3）a、b相邻；a、d相邻；b、d相邻；
（4）a应分配为逻辑0
所以，编码方案如下：
y2
y1
0
1
0
1
a
b
c
d
y2
y1
0
1
0
1
a
b
d
c
或
对应的二进制状态表为：
现态

次态/输出（输出）
x=0
x=1
00
00/0
11/0
01
00/0
10/0
10
01/0
11/1
11
01/0
00/0
4、确定激励函数和输出函数
选用D触发器
或
x
y2y1
00
10
0
1

01
11
x
y2y1
00
10
0
1
01
11
x
y2y1
00
10
0
1
01
11
D2
D1
Z
0
0
0
0
1
1
1
0
0
0
1
1
1
0
1
0
0
0
0
0
0
0
0
1

所以：
；；
5、逻辑电路图略。
6.16设计一个具有下述特点的计数器
1）计数器有两个控制输入C1和C2，C1用于控制计数器的模板，而C2用以控制计数器的加减。
2）若C1=0，计数器为模3计数器；若C1=1，计数器为模4；
3）若C2=0，则为加1计数器；C21，为减1计数器。
答：模3计数器选00、01、10三个状态。则其状态表为：
现态
次态
Mod 3+1
C1C2=00
Mod 3-1
C1C2=01
Mod 4 -1
C1C2=11
Mod 4+1
C1C2=10
00
01
10
11
01
01
10
00
00
10
11
dd
dd
10
00
10
00
01
01
11

第七章 课后习题参考答案
7.7 试分析图7.44所示的脉冲型异步时序逻辑电路。
答：1、求输出函数和控制函数：
J1=K1=1, CP1=CP=1;
J2=K2=1 CP2=CP1·Q1=Q1;
J3=K3=1, CP3=CP2·Q2= Q1·Q2;
J4=K4=1, CP4=CP3·Q3= Q1·Q2·Q3;
2、列次态方程

3、列出状态转移真值表，画出状态图
输入
输出

0
0
0
0
1
0
0
0
1
0
0
0
1
1
0
0
1
0
0
0
1
0
1
0
0
1
1
0
0
1
1
1
0
1
0
0
0
1
0
0
1
0
1
0
1
0
1
0
1
1
0
1
1
0
0
1
1
0
1
0
1
1
1
0
1
1
1
1
1
0
0
0
1
0
0
0
1
1
0
0
1
1
0
0
1
1
1
0
1
0
1
0
1
0
1
1
0
1
1
1
0
1
1
1
1
1
0
0
1
1
0
0
1
1
1
0
1
1
1
0
1
1
1
1
1
0
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
状态图：

4、功能描述：16进制加1计数器。

7.8试分析图7.45所示的脉冲型异步时序逻辑电路。
答：1、求输出函数和控制函数：
J1=K1=1, CP1=CP=1;
J2=, K2=1, CP2=CP1·Q1=Q1;
J3=, K3=1, CP3= CP1·Q1=Q1;
2、列次态方程

3、列出状态转移真值表，画出状态图

0
0
0
1
0
0
1
0
0
1
1
0
1
0
0
1
0
1
0
1
1
0
1
1
1
1
0
0
1
0
0
1
1
0
1
1
0
1
1
0
0
0
1
1
0
1
1
1
1
1
1
1
1
0
0
0
状态图：
1
2
3
4
5
6
7
0

4、功能描述：模5加1计数器。当电路处于无效状态6、7时经过2个或一个脉冲后即可进入正常工作状态。

7.9 试用J-K触发器设计一个七进制异步加法计数器。
答：1、作七进制加法计数器的原始状态表
用3位二进制数000~110表示七进制的数码0~6。所以，原始状态表如下所示：

0
0
0
0
0
1
0
0
1
0
1
0
0
1
0
0
1
1
0
1
1
1
0
0
1
0
0
1
0
1
1
0
1
1
1
0
1
1
0
0
0
0
1
1
1
d
d
d

2、确定控制函数（激励函数）
由于有7个有效状态，因此需要3个J-K触发器。其输出、激励状态表如下所示：

0
0
0
0
0
1
d
d
d
d
1
d
0
0
1
0
0
1
0
1
0
0
d
1
d
d
1
d
1
1
0
1
0
0
1
1
d
d
d
d
1
d
0
0
1
0
1
1
1
0
0
1
d
d
1
d
1
1
1
1
1
0
0
1
0
1
d
d
d
d
1
d
0
0
1
1
0
1
1
1
0
d
d
1
d
d
1
0
d
1
1
1
0
0
0
0
d
1
d
1
d
d
1
1
0
1
1
1
d
d
d
d
d
d
d
d
d
d
d
d
激励卡诺图为：

0
1
00
01
10
11
CP3

0
1
00
01
10
11
J3

0
1
00
01
10
11
K3
0
d
0
1
0
0
1
d
d
0
d
1
d
d
d
d
CP3=
J3=
d
d
d
d
d
d
d
1
K3=1

0
1
00
01
10
11
CP2

0
1
00
01
10
11
J2

0
1
00

01
10
11
K2
0
1
1
0
d
d
0
1
d
1
d
d
1
d
d
d
de
d
1
d
d
d
d
1
CP2=+
J2=1
K2=1

0
1
00
01
10
11
CP1

0
1
00
01
10
11
J1

0
1
00
01
10
11
K1
1
1
1
1
1
d
1
0
1
d
d
1
d
d
1
d
de
1
1
d
1
d
d
d
CP1=+
J1=1
K1=1

3、自启动检查

1
1
1
1
1
1
1
1
1
1
1
0
0
0
1
所以电路能自启动。

4、逻辑电路图略。

7.11 设计一个脉冲型异步时序电路，该电路有三个输入端，，，一个输出端Z。当且仅当输入序列--出现时，输出Z由0变为1，仅当又出现一个脉冲时，输出Z才由1变为0。
答：1、由题意分析可得原始状态图和原始状态表：

A
B
C
D
E

原始状态表为：

A
B/0
A/0
A/0
B
B/0
C/0
A/0
C
B/0
A/0
D/1
D
E/1
A/0
D/1
E
E/1
C/0
D/1

2、状态化简
已经是最简状态。
3、状态分配
根据状态分配的基本原则，得到A=000，B=001,C=010,D=011,E=111。
其二进制状态表如下：

000
001/0
000/0
000/0
001
001/0
010/0
000/0
010
001/0
000/0
011/1
011
111/1
000/0
011/1
111
111/1
010/0
011/1
4、选定触发器，确定控制函数和输出函数
选用D触发器。根据二进制状态表和D触发器激励表可以得到电路的输 出和激励状态表。如下：

0

0

0
0
0
0
0
0
0
0
d
0
d
0
d
0
0
0
1
0
0
1
0
d
0
d
0
d
0
0
1
0
0
1
0
0
d
0
d
0
d
0
0
1
1
0
1
1
0
d
0
d
0
d
0
1
1