可编程逻辑器件的应用实验.docx

实验一 Quartus II 8.0软件使用简介（基础性实验）
一 实验目的
1、了解利用Quartus II 8.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。
2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。
3、掌握Quartus II 8.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。
4、掌握使用SIGNALTAP II进行硬件采样的具体过程。

二 实验前的准备
1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.
2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。

三 实验要求
学习使用Quartus II 8.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法，掌握硬件设计方案下载到FPGA芯片的方法，掌握嵌入式逻辑分析仪分析硬件信号的方法。

四 实验内容
1、建立MUX41A的工程，利用VHDL语言设计多功能计数器的程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。
2、给出VHDL设计方案的时序仿真波形，根据波形详细描述设计的功能特点。
3锁定锁定好引脚，并进行硬件下载测试。
4、使用SIGNALTAP II 对此4选1多路选择器进行实时测试。
5、将实验过程和实验结果的测试详细过程写进实验报告。

实验二 多功能计数器的设计
（设计性实验）
一 实验目的
1、熟悉利用Quartus II 8.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。
2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。
3、掌握多功能计数器设计的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。
4、掌握使用SIGNALTAP II进行硬件采样的具体过程。

二 实验前的准备
1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.
2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。

三 实验要求
设计一个含异步清零，同步使能、置数，进位输出的4位12进制计数器的VHDL实现方案。

四 实验内容
1、建立CNT12B的工程，利用VHDL语言设计多功能计数器的程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。
2、给出VHDL设计方案的时序仿真波形，根据波形详细描述设计的功能特点。
3、锁定好引脚，并进行硬件下载测试。要求采用手动键输入和1Hz的时钟输入作为计数器时钟，在实验箱上测试所有控制信号和输出信号，包括异步清零RST、同步使能ENA、同步置数LOAD、同步数据输入DATA的同步和异步特性。
4、将实验过程和实验结果的测试详细过程写进实验报告。
5、使用SIGNALTAP II 对此计数器进行实时测试，要求，使用ENA的上升沿作为触发，采样深度128，采样时钟采用1Hz的时钟输入（第四章理论课中的操作实例）。将实时采集的数据图形写进实验报告，并对其作出分析。

实验三 数控分频器的设计
（设计性实验）
一 实验目的
1、熟悉利用Quartus II 8.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。
2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。
3、掌握数控分频器的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。
4、掌握使用SIGNALTAP II进行硬件采样的具体过程。

二 实验前的准备
1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.
2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。

三 实验要求
分别设计带计数使能的12分频器和7分频器的VHDL实现方案

四 实验内容
（一）12分频器的设计
1、根据偶数分频器的原理确定12分频器的设计方案和主要实现流程。
2、建立DIV12的工程，利用VHDL语言设计12分频器的主体程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。
3、利用原理图输入的方法实现12分频器的总体功能。
4、对12分频器的设计方案进行时序仿真，并根据波形详细描述设计的功能特点。
（二）7分频器的设计
1、根据奇数分频器的原理确定7分频器的设计方案和主要实现流程。
2、建立DIV7的工程，利用VHDL语言设计7分频器的主体程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。
3、利用原理图输入的方法实现7分频器的总体功能。
4、对7分频器的设计方案进行时序仿真，并根据波形详细描述设计的功能特点。

（三）硬件功能测试
1、锁定好引脚，并进行硬件下载测试。要求采用2Hz的时钟输入作为计数器时钟，在实验箱上测试所有控制信号和输出信号，包括12分频输出和7分频输出。
2、使用SIGNALTAP II 分别对12分频器和7分频器进行实时测试，要求，使用ENA的上升沿作为触发，采样深度128，采样时钟采用2Hz的时钟输入（第四章理论课中的操作实例）将实时采集的数据图形写进实验报告，并对其作出分析。
3、将实验过程和实验结果的测试详细过程写进实验报告。

实验四 多阶时钟信号发生器的设计
（设计性实验）
一 实验目的
1、熟悉利用Quartus II 8.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。
2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。
3、掌握多阶时钟信号发生器的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。
4、掌握使用SIGNALTAP II进行硬件采样的具体过程。

二 实验前的准备
1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.
2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。

三 实验要求
以十进制计数器为基本功能单元，设计一个多阶时钟输出信号发生器。时钟信号输入锁定片上自带的时钟引脚L1，即实现50MHz的时钟信号输入。时钟信号输出实现5M Hz、500K Hz、50K Hz、5K Hz、500 Hz、50 Hz、5 Hz、0.5 Hz多阶输出。

四 实验内容
建立本实验工程CLKGENE，工程文件夹名CLKGENE
（一）十进制计数器的设计
1、采用VHDL文本输入设计一个十进制计数器的设计方案，以CNT10.vhd的文件保存于本实验的工程目录下。
2、将十进制计数器的VHDL文件编译成符号文件，存放于工程目录下。
（二）多阶时钟输出信号发生器的设计
1、采用原理图输入的方法，以十进制计数器为基本功能单元，实现多阶时钟信号分频输出。
2、时钟信号输入锁定FPGA片上自带的时钟引脚L1，即实现50MHz的时钟信号输入。时钟信号输出实现5M Hz、500K Hz、50K Hz、5K Hz、500 Hz、50 Hz、5 Hz、0.5 Hz多阶输出。
3、对多阶时钟输出信号发生器的设计方案进行时序仿真，并根据波形详细描述设计的功能特点。（因频率跨度较大，可只对5M Hz、500K Hz、50K Hz、的信号进行时序仿真）
（三）硬件功能测试
1、锁定引脚，并进行硬件下载测试。要求，时钟信号输入锁定FPGA片上自带的时钟引脚L1，即实现50MHz的时钟信号输入。时钟信号输出实现50 Hz、5 Hz、0.5 Hz三信号输出与实验箱系统的LED2、LED1、LED0相连。并通过手表测算估计0.5 Hz的信号输出的时间是否准确。
2、使用SIGNALTAP II 对本实验的多阶输出信号发生器进行实时测试。要求，在原理图中加入2Hz的信号发生单元（第四章理论课中的操作实例），采样信号以采样时钟的上升沿作为触发，采样深度128，采集0.5 Hz信号输出端口的实时信号。将实时采集的数据图形写进实验报告。
3、根据时序仿真波形、LED闪烁时间测试、以及SIGNALTAP II的实时采集波形，对该设计方案的实现情况进行详细分析。

实验五 十六进制7段数码管驱动电路的设计
（设计性实验）
一 实验目的
1、熟悉利用Quartus II 8.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。
2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。
3、掌握十六进制7段数码管驱动电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。
4、掌握使用SIGNALTAP II进行硬件采样的具体过程。

二 实验前的准备
1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.
2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。

三 实验要求
掌握十六进制7段数码管显示译码的原理，实现对应的显示译码器VHDL设计方案。

四 实验内容
（一）十六进制7段数码显示译码器的设计
1、建立工程DECL7S，参考课本P140，结合实验设计4-4的实验原理，以文本输入的方式，给出十六进制7段数码显示译码器的VHDL设计方案。
2、将设计好的VHDL译码方案在Quartus II上进行编译、综合，并进行功能仿真，将仿真数据写入实验报告，并给出详细解释。
（二）十六进制7段数码显示译码器的硬件测试
1、引脚锁定及硬件测试。将显示译码器的VHDL设计下载到FPGA上。
2、输入码用实验箱上的拨码组合控制，输出码用实验箱上的7个LED显示。
3、根据LED的显示情况对显示译码器硬件功能进行总结。
（三）计数器和显示译码器的连接设计
1、建立工程DIGIDISP，根据课本P140，图4-75的顶层文件原理图，将一个4位计数器和显示译码电路连接起来，使用原理图输入方法实现VHDL的设计。
2、对计数器和显示译码器相连接的设计方案进行综合、时序仿真，将仿真波形记录于实验报告中，并给出对应解释。
3、将计数器和显示译码器相连接的设计方案下载到FPGA中，要求，引脚锁定分别为CLOCK0与按键F1锁定，RST0、ENA0与拨码SW1A、SW2A锁定，显示译码输出信号端口与LED[6..0]锁定，进位输出锁定LED7
4、采用SIGNALTAP II采集数据，要求，CLOCK0与1 HZ的时钟输入锁定，RST0、ENA0与拨码SW1A、SW2A锁定，显示译码输出信号端口与LED[6..0]锁定，进位输出锁定LED7采用2 Hz的采样信号，采样深度128，以ENA0的上升沿作为触发，对显示译码输出信号LED[6..0]和cout0的硬件信号进行采集，并将采集到的信号写入实验报告，并加以说明。

实验六 利用宏单元设计完成正弦信号发生器的设计
（设计性实验）
一 实验目的
1、熟悉利用Quartus II 8.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。
2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。
3、了解宏单元设计的原理和实现方案。
4、掌握ROM类别宏单元的基本设计思路，了解宏单元设计的软件环境参数配置，完成正弦信号发生器设计的时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。
5、掌握使用SIGNALTAP II进行硬件采样的具体过程。

二 实验前的准备
1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.
2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。

三 实验要求
掌握宏单元设计的原理，实现ROM类别宏单元的电路设计方案。

四 实验内容
（一）根据正弦信号发生器顶层设计建立电路设计方案
1、建立工程SIN_GNT，并按照正弦信号发生器顶层设计原理图，建立顶层文件SIN_GNT。

2、采用MIF文件格式，建立存储器初始化文件DATA7X8.mif，然后按照宏单元设置程序完成ROM单元的调用，并生成符号文件ROM78.sym放于工程目录下。
3、调用7位计数器宏单元，调用ROM78存储器宏单元，参照顶层设计原理图，完成电路设计，在实验报告中给出顶层文件的文本描述和RTL原理图。
（二）对正弦信号发生器进行仿真和硬件信号验证
1、对正弦信号发生器的VHDL设计方案进行时序仿真，在实验报告中给出时序仿真波形。
2、将正弦信号发生器的VHDL设计方案下载到FPGA中，利用SIGNALTAP II 采集硬件数据，将SIGNALTAP II波形显示数据图与课本P209图6-41进行对比，并在实验报告中说明两者的异同。

实验七 采用状态机设计ADC0809驱动电路方案
（设计性实验）
一 实验目的
1、熟悉利用Quartus II 8.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。
2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。
3、了解有限状态机的原理和实现方案。
4、掌握ADC0809驱动电路设计的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。
5、掌握使用SIGNALTAP II进行硬件采样的具体过程。

二 实验前的准备
1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1。
2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。

三 实验要求
掌握有限状态机的原理，实现ADC0809驱动电路的设计方案。

四 实验内容
（一）利用文本描述完成ADC0809控制电路的VHDL设计
1、建立工程ADCCTRL，参考课本P244，结合例7-2的实验原理，以文本输入的方式，给出基于状态机设计思想的ADC0809控制电路的VHDL设计方案。
2、将设计好的VHDL文本描述方案在Quartus II上进行编译、综合，并进行功能仿真，将仿真数据写入实验报告，并给出详细解释。
（二）利用Quartus II 中的状态机图形编辑器完成ADC0809控制电路的VHDL设计
1、建立工程ADCONT，打开状态机图形编辑窗，建立State Machine File，按照文本描述的状态个数和控制描述，设置状态变量和状态转换条件以及状态机输出。详细可参考课本P251，编码方式分别选择顺序编码和一位热码。
2、将设计好的VHDL图形描述方案在Quartus II上进行编译、综合，并进行功能仿真，将仿真数据写入实验报告，并给出详细解释。
（三）利用SIGNALTAP II进行硬件信号验证
1、将文本描述和图形描述的方案分别下载到FPGA中。
2、对比不同编码方式的硬件输出，使用SIGNALTAPII进行硬件数据采样，在实验报告中给出功能描述和状态变化描述。
3、参考课本P257，给出一个防止进入非法状态的解决方案，并写入实验报告。
实验八 基于硬件数字技术消除电路干扰信号的设计
（设计性实验）
一 实验目的
1、熟悉利用Quartus II 8.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。
2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。

3、了解消抖电路的原理和实现方案。
4、掌握硬件数字技术去干扰和排除毛刺的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。
5、掌握使用SIGNALTAP II进行硬件采样的具体过程。

二 实验前的准备
1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1。
2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。

三 实验要求
掌握锁相环PLL的宏功能调用程序，掌握基于延时方式、逻辑方式和定时方式消除干扰信号的设计方案。

四 实验内容
（一）利用宏单元设置完成锁相环PLL单元的调用
1、建立工程SMOOTH，调用锁相环PLL单元，产生合适的输出频率，输入引脚连接FPGA专用引脚L1。
2、利用文本描述设计4位计数器方案，计数器输入与锁相环PLL宏单元连接，观察输出中的毛刺现象。在实验报告中记录时序仿真波形和硬件信号采集数据图。
（二）延时方式去毛刺的电路设计
1、利用触发器生成去毛刺的延时电路，采用单触发器和双触发器形成不同设计方案，完成VHDL原理图设计。
2、将延时方式的电路设计与计数器输出端连接，观察计数器功能和输出毛刺被消除的现象，与原毛刺波形相对比。在实验报告中完成时序仿真波形和硬件信号采集数据图形与不加去干扰电路电路的波形图的对比。
单触发器输入、输出延时电路

双触发器延时电路

（三）逻辑方式去毛刺的电路设计
1、利用触发器和4输入与门生成去毛刺的逻辑电路，完成VHDL原理图设计。
2、将逻辑方式的电路设计与计数器输出端连接，观察计数器功能和输出毛刺被消除的现象，与毛刺波形相对比。在实验报告中完成时序仿真波形和硬件信号采集数据图形与不加去干扰电路电路的波形图的对比。
3、将逻辑方式去毛刺的电路设计与计数器的输入端连接，然后将实验箱上的按键F1与逻辑方式去毛刺的电路输入端连接。组成由按键F1作为计数输入的计数电路。在实验报告中说明逻辑方式去毛刺电路设计方案的详细效果，可附时序仿真波形和硬件信号采集数据图。
逻辑方式消抖电路的设计

（四）定时方式去毛刺的电路设计
1、利用两个计数器对输入信号的高电平和低电平的持续时间进行计数。当高电平的计数时间大于某值，则判定遇到正常信号，输出1；当低电平的计数时间大于某值，则输出0。
2、高脉冲计数大于12，输出1；低脉冲计数大于7，输出0。
3、将定时方式的电路设计与计数器输出端连接，观察计数器功能和输出毛刺被消除的现象，与毛刺波形相对比。在实验报告中完成时序仿真波形和硬件信号采集数据图形与不加去干扰电路电路的波形图的对比。
4、将定时方式去毛刺的电路设计与计数器的输入端连接，然后将实验箱上的按键F1与逻辑方式去毛刺的电路输入端连接。组成由按键F1作为计数输入的计数电路。在实验报告中说明定时方式去毛刺电路设计方案的详细效果，可附时序仿真波形和硬件信号采集数据图。
定时方式去毛刺的RTL电路图

实验九 8位数字频率计的设计
（综合性实验）
一 实验目的
1、熟悉利用Quartus II 8.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作
2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。
3、了解8位数字频率计的原理和实现方案。
4、掌握数字频率计的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。
5、掌握使用SIGNALTAP II进行硬件采样的具体过程。

二 实验前的准备
1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1。
2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。

三 实验要求

学习自顶而下的VHDL的设计思想，建立不同模块功能设计方案的有机组合，完成指定8位数字频率计的数字系统的设计方案。

四 实验原理
根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1s的输入信号脉冲计数允许信号；1s计数结束后，计数值被锁入寄存器，计数器清零，为下一测频计数周期做好准备。

五 实验内容
1、测频控制信号可以由一个独立的发生器产生。根据测频原理，测频控制时序要求计数使能信号CNT_ENA能产生一个1s脉宽的周期信号，并对频率计中的测频计数器的使能端ENABL进行同步控制。当计数使能端CNT_ENA高电平时允许计数；低电平时停止计数，并保持其所记的脉冲数。
2、在停止计数期间，首先需要一个锁存信号LOAD的上升沿将计数器在前一秒的计数值锁存进锁存器REG中，并可输出至外部的十六进制7段译码器输出频率数值。
3、锁存信号后，必须有一清零信号RST_CNT对计数器清零，为下一秒计数器的后续操作作准备。
4、在实验报告中给出顶层设计原理图文件，设计方案的时序仿真波形，以及SIGNALTAP II的测试波形。可使用锁相环PLL单元设定输出频率为65535 Hz进行频率测试。