数字电子技术：第四节可编程逻辑器件.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第四节,可编程逻辑器件,存储器的基本概念,4.4.1,存储器的基本单元,4.4.2,可编程逻辑器件,PLD,4.4.3 CPLD,的基本结构,4.4.4,现场可编程门阵列,FPGA,4.4.5,可编程只读存储器,PROM,和,可编程逻辑阵列,PLA,应用,存储器的基本概念,在计算机及数据处理系统中需要存放大量数据、中间结果、表格的设备，这就是随机存取存储器,RAM,。,RAM,单极型：,双极型：,工作速率高，集成度低。,功耗低，集成度高，随着工艺水平的提高速率在不断提高。,单极型,RAM,用,MOS,管触发器来实现，用,MOS,管较多、集成度低、功耗也较大。不需要刷新电路。,用栅极分布电容保存信息，它的存储单元所需要的,MOS,管较少，因此集成度高、功耗也小。需要刷新电路。,静态,RAM,即,SRAM,：,动态,RAM,即,DRAM,：,存储器的基本概念,存储器的分类,顺序存取存储器,只读存储器,随机存取存储器,存储器的指标,基本存储单元的个数。,是指两次连续读取（或写入）数据之间间隔的时间。间隔时间越短，说明存取时间越短，存储器工作速度越高。,例如：一个存储器能存放,256,个数据，每个数据有,8,位，则该存储器的存储容量等于,256,字,8,位,=2048=2K,（,1K=1024,）。,一般把,8,位称为,1,字节，则也可称该存储器的存储容量为,256,字节（简写,256B,），,或者直接用,2568,表示。,存储容量：,存取时间：,存储器基本原理：,讲义,P204,4-4-1,存储器的基本单元,用来存放数据的基本单元也就是,PLD,中的,编程单元：,非易失性有多种编程单元，其特点是掉电后信息不会丢失，它一般用于只读存储器,。有,ROM,、,PROM,、,EPROM,、,EEPROM,、,FLASH,）,易失性单元：,这种基本单元采用的是静态随机存储器（,SRAM,）,结构，或动态随机存储器,(DRAM).,其特点是掉电以后信息就要丢失。以后讲到的现场可编程门阵列（,FPGA,采用这种编程单元。,非易失性单元：,编,程,单,元,4-4-1,存储器的基本单元,编,程,方,式,一次编程：,信息一次编程固定好，编程元件是,PROM,。,多次编程：,用户根据需要将数据储存在编程单元中，并可以多次写入和擦除，编程元件是,UV EPROM,和,E,2,PROM,等。,编程单元采用,的是,浮栅技术。,A,1,A,0,Y,1,Y,2,Y,3,Y,4,十进制,0,0,0,1,1,0,1 1,0 0 0 0,0 0 0 1,0 1 0 0,1 0 0 1,0,1,4,9,一、熔丝型开关,二、反熔丝型开关,0,0,0,0,0,0,1,1,1,0,0,1,用高压将,PLICE,介质击穿见,P246,三、浮栅编程技术,用浮栅编程技术生产的编程单元是一种能多次改写的,ROM,，,即已写入的内容可以擦去，也可以重新写入新的内容。,（一）叠栅型（,SIMOS,）,存储单元,25V,25V,GND,有,1,1,无,1,1,+,开启电压,5V,5V,GND,开启电压,V,T1,。,+,开启电压加大,+,开启电压,V,T2,。,0,问题：浮栅上的电荷无放电通路，没法泄漏。,用,紫外线照射,芯片上的玻璃窗，则形成光电电流，把栅极电子带回到多晶硅衬底，,SIMOS,管恢复到初始的导通状态。,面积大,向浮栅写入,电荷时，,G,加,25,V,，,D,接,GND,。,擦除浮栅,电荷时，,G,加5,V,，,D,接,25V,。,（二）隧道型（,FLOTOX,）,储存单元,前面研究的可擦写存储器的缺点是擦除已存入的信息必须用紫外光照射一定的时间，因此不能用于快速改变储存信息的场合。,FLOTOX,管的结构剖面示意图如图所示。,它与叠栅型管的不同在于浮栅延长区与漏区,N,之间的交叠处有一个厚度约为,80,埃的薄绝缘层。,隧道型储存单元制成的存储器克服了这一缺点，它称为电可改写只读存储器,E,2,PROM,，,即电擦除、电编程的只读存储器。,隧道,80,埃,（三）闪速型（,Flash,）,存储单元,闪速存储单元又称为,快擦快写存储单元,，右图是闪速存储单元剖面图。,闪速存储单元去掉了隧道型存储单元的选择管，它不像,E,2,PROM,那样一次只能擦除一个字，而是可以用一个信号，在几毫秒内擦除一大区段。,因此，闪速存储单元比隧道型存储单元的芯片结构更简单、更有效，使用闪速存储单元制成的,PLD,器件密度更高。,N,+,N,+,（四）六管静态存储单元,闪速存储单元的可再编程能力约为,10,万次左右，但还是不及,SRAM,那样有无限制的再编程能力，以,SRAM,为存储单元的现场可编程门阵列（,FPGA,）,可以实现无限次从一种运行逻辑转换到另一种运行逻辑的功能。,下图是,SRAM,六管存储单元，由两个具有有源下拉,n,沟道晶体管和有源上拉,p,沟道晶体管交互耦合的倒相器组成。,高和低电平是用具有分别到电源,V,CC,和地,GND,的低阻抗通道的有源器件定义的两个电平。,D,1,、,D,2,为两个传输,NMOS,管，其栅极接到字线，源极分别接到两条互补的位线上，起传输作用。,（五）,动态存储单元,DRAM,的存储单元主要是利用,MOS,管栅极电容具有暂时存储电荷的作用。但是由于漏电流的存在，栅极电容上存储的电荷易消失，为了避免数据信息的丢失，就需要定期给栅极电容补充电荷，称为刷新。,常见的,DRAM,基本存储单元有四,MOS,管、三,MOS,管和单,MOS,管的，其中单,MOS,管基本存储单元电路如图所示。,存储单元由,T,1,和一个电容,C,1,组成，,C,B,是位线上的分布电容。信息保存在电容,C,1,中，,T,1,起门控作用，控制数据的写入或读出。每一次读操作对存储,C,1,都起破坏作用，因此都必须刷新。,这种电路的缺点是刷新电路较复杂。,传统的逻辑系统,:,当规模增大时,焊点多，可靠性下降；,系统规模增加，成本升高；,功耗增加；,占用空间扩大。,4.4.2,可编程逻辑器件,PLD,概述,半定制,标准单元,（,Standard Cell,）,门阵列,（,Gate Array,）,可编程逻辑器件,（,Programmable Logic Device,）,近年来,PLD,从芯片密度、速度等方面发展迅速，已成为一个重要分支。,MAX7128S,专用集成电路（简称ASIC,）,用户定制,集成电路,ASIC,全定制（,Full Custom Design IC,）,厂商做出半成品,半定制（,Semi-Custom Design IC,）,SOC,片上系统、单片机、,DSP,、,嵌入式系统,全定制,ASIC,是利用集成电路的最基本设计方法（不使用现有库单元），对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局、最优功耗速度积，得到最好的电特性。,该方法尤其适宜于模拟电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性（如线性度、对称性、电流容量、耐压等）有特殊要求的场合；或者在没有现成元件库的场合。,半定制设计方法又分成,基于标准单元的设计方法和基于门阵列的设计方法。,基于标准单元的设计方法,是：将预先设计好的称为标准单元的逻辑单元，如与门，或门，多路开关，触发器等，按照某种特定的规则排列，与预先设计好的大型单元一起组成,ASIC,。基于标准单元的,ASIC,又称为,CBIC(Cell,based IC),。,基于门阵列的设计方法,是在预先制定的具有晶体管阵列的基片或母片上通过掩膜互连的方法完成专用集成电路设计。,半定制主要适合于开发周期短，低开发成本、投资、风险小的小批量数字电路设计。,4.4.2,可编程逻辑器件,PLD,PLD,是,70,年代发展起来的新型逻辑器件，相继出现了,ROM,、,PROM,、,PLA,、,PAL,、,GAL,、,CPLD,和,FPGA,等。,一、,PLD,的结构,与门,阵列,或门,阵列,乘积项,和项,PLD,主体,输入,电路,输入信号,互补,输入,输出,电路,输出函数,反馈输入信号,可由或阵列直接输出，,构成组合；,通过寄存器输出，,构成时序方式输出。,可直接,输出,也可反馈到输入,它们组成结构基本相似如下：,输出既可以是低电平有,效，又可以是高电平有效。,见讲义,P251,目前使用较广的,PLD,有,CPLD,和,FPGA,两大类。,FPGA,的规模已达到奔,4 CPU,的,4,倍，约,1.7,亿晶体管数目。产品主要由,Altera,、,Xilinx,、,Lattice,三大厂商供应。,A,B,C,D,F,2,F,2,=B+C+D,A,B,C,D,F,1,二、,PLD,的逻辑符号表示方法,1.,输入缓冲器表示方法,A,A,A,2.,与门和或门的表示方法,固定连接,编程连接,F,1,=ABC,PLD,具有较大的与或阵列，逻辑图,的画法与传统的画法有所不同。,三、组合逻辑器件的分类,（,1,）与固定、或编程：,ROM,和,PROM,（,2,）与或全编程：,PLA,（,3,）与编程、或固定：,PAL,、,GAL,和,CPLD,1.,与固定、或编程,：与阵列全固定，,ROM,和,PROM,。,PLD,基本结构大致相同，根据与或阵列是否可编程分为三类：,A,B,C,B,C,A,0 0 0,0 0 1,0 1 0,1 1 1,全译码,连接点编程时，需画一个叉。,2.,与、或全编程,：,代表器件是,PLA,（,Programmable Logic Array,），,下图给出了,PLA,的阵列结构。,在,PLD,中，它的灵活性最高。,不象,PROM,那样与阵列需要全译码。,由于,与或阵列均能编程,的特点，在实现函数时，,所需的是简化后的乘积项之和,，这样阵列规模比,PROM,小得多。,可,编程,可,编程,3,.,与编程、或固定,：,代表器件,PAL,（,Programmable Array Logic,）,GAL,（,Generic Array Logic,）和,CPLD,。,在这种结构中，或阵列固定若干个乘积项输出，见下图。,4.,查找表结构,可编程逻辑器件的查找表（,LUT,Look Up Table,）,结构是利用,SRAM,的数据写入技术，即生产厂家在制造的可编程器件中加入一定容量的,SRAM,作为逻辑单元块，用户在使用时按所实现逻辑功能的真值表把对应的函数值写入到各存储单元中，而输入逻辑信号则是,SRAM,的地址，通过,SRAM,中地址与存储单元的对应关系可以得到对应的输出信号。,五个地址变量,32,个数据位,PLD,从编程技术分类：,PROM,一次性可编程器件，采用熔丝技术。,闪速存储器,可重复编程器件。,多次性可编程器件，电写入，紫外线擦除计数,EPROM,EEPROM,FLASH,SRAM,随机存储器,电写入，电擦除。可直接在印刷板上的电路中编程，称在线可编程技术（,ISP),为了实现时序逻辑电路，必须加入相应的反馈结构和触发器,，,GAL16V8,中的,16,表示阵列的输入端数量，,8,表示输出端数量，,V,则表示输出形式可以改变的普通型。,1.GAL16V8,的基本结构（下图）,8,个输入缓冲器,8,个反馈缓冲器,一个共用时钟,CLK,8,个输出缓冲器,8个OLMC,四、,PLD,时序逻辑的电路结构,2.GAL,输出逻辑宏单元,OLMC,的组成,输出逻辑宏单元,OLMC,由或门、异或门、,D,触发器、多路选择器,MUX,、,时钟控制、使能控制和编程元件等组成，如下图：,组合输出,时序输出,3.,输出逻辑宏单元,OLMC,组态,输出逻辑宏单元由对,AC1(n),和,AC0,进行编程决定,PTMUX,、,TSMUX,、,OMUX,和,FMUX,的输出，共有,5,种基本组态：,专用输入组态、专用输出组态、复合输入,/,输出组态、寄存器组态和寄存器组合,I/O,组态。,8,个宏单元可以处于相同的组态，或者有选择地处于不同组态。,(1),专用输入组态：,I/O,可以作为输入端，提供给相邻的逻辑宏单元。,本级输入信号却来自另一相邻宏单元。,此时,AC1(n),1,，,AC0,0,，使,TSMUX,输出为,0,，三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止。,0 1,(2),专用输出组态：,AC1(n),0,，,AC0,0,，,四路反馈数据选择器,FMUX,输出接在低电平。,本单元的反馈信号和相邻单元的信号都被阻断。,异或门的输出不经过,D,触发器，直接由处于使能状态的三态门输出。,通过编程，使第一条乘积项经过乘积项数据选择器作为或门的输入。,（,4,）寄存器组态：当,AC1(n),0,，,AC0,1,时，如下图所示。,（,3,）同学自学,(AC1(n),1,，,AC0,1),。,此时,OMUX,选中触发器的同相输出,Q,端作为输出信号。,反馈输入信号来自,D,触发器的反相端。,或门的输入有,8,个乘积项。,OE,、,CLK,作为输出缓冲器的使能信号和时钟，为公共端。,下图是,22V10PLD,器件（,22V10,是器件的产品型号）的逻辑单元和宏单元的一般结构，,22V10PLD,器件中包含有,10,个这样的宏单元，器件型号中的,22,表示器件的与阵列允许有,22,个输入数字信号,。,五、,PLD,的性能特点,采用,PLD,设计数字系统和中小规模相比具有如下特点：,1.,减小系统体积：,单片,PLD,有很高的密度，可容纳中小规模集成电路的几片到十几片,；,2.,增强逻辑设计的灵活性：,使用,PLD,器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；,各种,PLD,的结构特点,4.,提高系统处理速度：,用,PLD,与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。这不仅简化了系统设计，而且减少了级间延迟，提高了系统的处理速度；,7.,系统具有加密功能：,某些,PLD,器件，如,GAL,或高密度可编程逻辑器件本身具有加密功能。设计者在设计时选中加密项，可编程逻辑器件就被加密。器件的逻辑功能无法被读出，有效地防止电路被抄袭。,5.,降低系统成本：,由于,PLD,集成度高，测试与装配的量大大减少，避免了改变逻辑带来的重新设计和修改，有效地降低了成本；,6.,提高系统的可靠性：,用,PLD,器件设计的系统减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命,提高抗干扰能力，从而增加了系统的可靠性；,3.,缩短设计周期：,由于可编程特性，用,PLD,设计一个系统所需时间比传统方式大为缩短,；,六、用,PLD,实现逻辑电路的方法与过程,用可编程逻辑器件设计电路需要相应的开发软件平台和编程器，可编程逻辑器件开发软件和相应的编程器多种多样。,可编程逻辑器件设计电路过程如下图所示。,电,路方,设案,计,设,计,输,入,优,化,电,路,选,择,器,件,编,程,器时,件序,功检,能查,特别是一些较高级的软件平台，一个系统除了方案设计和输入电路外，其它功能都可用编程软件自动完成。,用可编程逻辑器件实现的数字电路设计流程,系统要求,系统划分和功能设计,系统仿真,行为级,/,寄存器传输级,(RTL),设计,行为仿真,系 统 及 功 能 级 设 计,逻辑及电路设计,版 图 设 计,可,编程逻辑器件的综合,门级仿真,加载到母片上,生成专用芯片,验证,单元库,单元库,综合,门级仿真,自动布局布线,物理验证,后 仿真,制版流片,封装测试,EPLD,器件：,电写入、电擦除的,PLD,器件,(,擦、写用,20V,高压）。,4.4.3 CPLD,的基本结构,CPLD,、,HDPLD,、,EPLD,概念：,CPLD,器件,：,是在,PAL,和,GAL,基础上发展起来的高密度、高速度、低功耗的复杂数字集成电路（,Complex Programmable Logic Device,）。,HDPLD,器件,：,也是在,PAL,和,GAL,基础上发展起来的高密度数字集成电路。,一、对,PLD,基本结构的改进,：,1.,与或结构的改进,：,在器件中加入一些共享的与或逻辑项,(,见图,4-5-8),，则可用于实现数字系统中公共的电路部分，提高器件资源的使用率，可实现逻辑关系更复杂的逻辑功能。,2.,宏单元结构的改进,：,小规模,PLD,器件的宏单元结构中只有一个触发器，而,CPLD,一般设置多个触发器，可以构成较复杂的时序电路。但是只有一个触发器与输入,/,输出端口相连。,通过对宏单元内触发器结构的控制，可以将触发器设置为不同类型的触发器，如,D,、,JK,RS,和,T,触发器。,早期,PLD,的缺点是,规模小，一般可提供几十个门电路。然而，在实现大规模数字逻辑系统时，使用小规模的,PLD,器件必然会引起器件数量庞大和系统特性调整复杂的问题，例如输入信号数量不确定，信号延迟时间不易控制等。因此，规模较大的,CPLD,变成了早期,PLD,的换代产品。,二、,CPLD,全局与局部互连结构,：,三、,Altera,公司,MAX,系列,CPLD,器件的基本结构,：,LAB,逻辑阵列模块,I/OL,模块,可编程互连阵列,16,个逻辑宏单元,LA,与阵列可编程、或阵列固定的与或逻辑阵列,四、在系统编程芯片,ispLSI,的基本结构,ISP,器件，即“在系统可编程逻辑器件”，是一种新型高密度、高速度、可擦除的数字电路器件。特点是：在印刷电路板上随时对逻辑器件进行编程或改写,全局布线区,（,GRP,Globe Routing Pool,）,将所有片内逻辑联系在一起，提供了完善的片内互连性能。,通用逻辑块,GLB,，,由共享乘积项,PTSA,、,逻辑宏单元,OLMC,等组成。提供了灵活的逻辑构造，可完成各种组合逻辑和时序逻辑。，,输出布线区,ORP,是,ispLSI,芯片所特有的片内结构，它提供,GLB,输出至输入之间的连接途径。可以实现在不改变外部管脚排列的情况下，修改片内逻辑电路结构的目的。,I/O,单元,检测管脚,编程管脚,4.4.4,现场可编程门阵列,FPGA,前面讨论的可编程逻辑器件基本组成部分是与阵列、或阵列和输出电路。再加上触发器则可实现时序电路。,本节介绍的,FPGA,（,Field Programmable Gate Array,）,不像,PLD,那样受结构的限制，它可以靠门与门的连接来实现任何复杂的逻辑电路，更适合实现多级逻辑功能。,陆续推出的各种新型的现场可编程门阵列,FPGA,。,功能更加丰富。具有很高的密度和速度等等。,一、现场可编程门阵列,FPGA,结构,FPGA,的编程单元是基于静态存储器（,SRAM,）,结构，从理论上讲，具有无限次重复编程的能力。,下面介绍,XILINX,公司的,XC3000E,系列芯片见下图：,可配置逻辑,模块,CLB,输入,/,输出,模块,I/OB,可编程连,线,PI,编程开关,矩阵,PSM,二、可配置逻辑模块,CLB,CLB,可以实现一般的组合逻辑功能和时序逻辑功能，并且由于,SRAM,的存在，还可以用来构成一定容量的,RAM,。,三、,可编程连线资源,通过可编程开关矩阵可以将行、列线连接起来。,四、现场可编程门阵列,FPGA,的特点,（一）,SRAM,结构：,可以无限次编程，但它属于易失性元件，掉电后芯片内信息丢失。通电之后，要为,FPGA,重新配置逻辑，,FPGA,配置方式有多种。请同学参考有关文献。,（二）,内部连线结构：,FPGA,的内连线是分布在,CLB,周围，而且编程的种类和编程点很多，,布线相当灵活,，其在系统速度方面低于,HDPLD,的速度。,（三）,芯片逻辑利用率：,由于,FPGA,的,CLB,规模小，可分为两个独立的电路，又有丰富的连线，所以系统综合时可进行充分的优化，以达到,逻辑最高的利用,。,（四）,芯片功耗：,高密度可编程逻辑器件,HDPLD,的功耗一般在,0.5W,2.5W,之间，而,FPGA,芯片功耗,0.25mW,5mW,之间，静态时几乎没有功耗，所以称,FPGA,为,零功耗器件,。,4.4.5,可编程只读存储器,PROM,和可编程逻辑阵列,PLA,应用,一、可编程只读存储器,PROM,PROM,的结构是,与阵列固定,、,或阵列可编程,的,PLD,器件。对于有大量输入信号的,PROM,，,比较,适合作为存储器,来存放数据，它在计算机系统和数据自动控制等方面起着重要的作用。,例,1,：,下图是一个,8,（字线）,4,（数据）的存储器数据阵列图。,对于较少的输入信号组成的与阵列固定、或阵列可编程的器件中，也可以很方便地,实现任意组合逻辑函数,。,3-8,线译码器,84,存储单元矩阵,输出缓冲器,地址码输入端,数据输出端,字线,由地址译码器选中不同的字线，被选中字线上的四位数据通过输出缓冲器输出。,如当地址码,A,2,A,1,A,0,000,时，通过地址译码器，使字线,P,0,1,，,将字线,P,0,上的存储单元存储的数据,0000,输出，即,D,0,D,3,0000,。,将左图地址扩展成,n,条地,址线，,n,位地址码可寻址,2,n,个,信息单元，产生字线为,2,n,条，,其输出若是,m,位，则存储器的,总容量为,2,n,m,位。,0,0,0,1,0 0 0 0,GND,EPROM,有各种类型的产品，下图是紫外线擦除、电可编程的,EPROM2716,器件逻辑框图和引脚图。,EPROM2716,是,2,11,8,位可改写存储器，有,11,位地址线,A,0,A,10,，,产生字线为,2048,条，,D,7,D,0,是,8,位数据输出,/,输入线，编程或读操作时，数据由此输入或输出。,CS,为片选控制信号，是低电平有效。,OE/PGM,为读出,/,写入控制端低电平时输出有效，高电平进行编程，写入数据。,若当,EPROM2716,的容量不能满足使用要求，且仅有,2716,芯片时，可用多片并联来扩展地址线和数据线。下图是将,2,片,2716,扩展成,204816,的数据的连接示意图。,两片的数据线,排列成,D,0,D,15,其余线全部并联。,从组合电路角度来看,:,输入地址信号为电路的输入逻辑变量。,地址译码器产生,2,n,个字线为固定与阵列产生,2,n,个乘积项。,存储矩阵为或阵列把乘积,项组合成,m,个逻辑函数输出。,例,2,：试用适当容量的,PROM,实现两个两位二进制数比较的比较器。,（,1,）两个两位二进制数分别为,A,1,A,0,和,B,1,B,0,，当,A,1,A,0,大于,B,1,B,0,时，,F,1,1,，,A,1,A,0,等于,B,1,B,0,时，,F,2,1,，,A,1,A,0,小于,B,1,B,0,时，,F,3,1,，,下表给出了两位二进制数比较结果的输入输出对照表。,由此可写出输出逻辑函数的最小项表达式为：,F,1,m,（,4,8,9,12,13,14,）,F,2,m,（,0,5,10,15,）,F,3,m,（,1,2,3,6,7,11,）,（,2,）把,A,1,A,0,和,B,1,B,0,作为,PROM,的输入信号，,F,1,、,F,2,和,F,3,为或阵列的输出下图是用,PROM,实现比较器的阵列图。,（,3,）选用,PROM,的容量,163,位可满足要求。,可见，以,PROM,实现简单的组合逻辑电路函数是很方便的。,实际上，大多数组合逻辑函数的最小项不超过,40,个，使得,PROM,芯片的面积利用率不高，功耗增加。,一般,PROM,输入地址线较多，容量也较大，又因为,PROM,的与阵列固定，必须进行全译码，产生全部的最小项。,4,个,地址进行全译码，产生,16,个乘积项。,0,.,.,.,16,3,个输出产生,3,个乘积项之和函数。,为解决这一问题，考虑与阵列也设计成可编程形式来实现组合逻辑，由这一设想发明了可编程逻辑阵列,（,PLA,）,。,二可编程逻辑阵列,PLA,可编程逻辑阵列,PLA,和,PROM,相比之下，有如下特点：,（一）,PROM,是与阵列固定、或阵列可编程，而,PLA,是与和或阵列全可编程；,（二）,PROM,与阵列是全译码的形式，而,PLA,是根据需要产生乘积项，从而减小了阵列的规模；,（三）,PROM,实现的逻辑函数采用最小项表达式来描述。而用,PLA,实现逻辑函数时，运用简化后的最简与或式；,（四）在,PLA,中，对多输入、多输出的逻辑函数可以利用公共的与项，因而提高了阵列的利用率。,例,4:,试用,PLA,实现四位自然二进制码转换成四位格雷码。,（,1,）设四位自然二进制码为,B,3,B,2,B,1,B,0四位格雷码为,G,3,G,2,G,1,G,0,，,其对应的真值表如下表所示。,NO,B,3,B,2,B,1,B,0,G,3,G,2,G,1,G,0,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,0 0 0 0,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,0 1 1 0,0 1 1 1,1 0 0 0,1 0 0 1,1 0 1 0,1 0 1 1,1 1 0 0,1 1 0 1,1 1 1 0,1 1 1 1,0 0 0 0,0 0 0 1,0 0 1 1,0 0 1 0,0 1 1 0,0 1 1 1,0 1 0 1,0 1 0 0,1 1 0 0,1 1 0 1,1 1 1 1,1 1 1 0,1 0 1 0,1 0 1 1,1 0 0 1,1 0 0 0,根据表列出逻辑函数并简化，得最简输出表达式如下：,（,2,）转换器有四个输入信号，化简后需用到,7,个不同的乘积项，组成,4,个输出函数，故选用四输入的,74PLA,实现，下图是四位自然二进制码转换为四位格雷码转换器,PLA,阵列图。,7项,右图仅用了七个乘积项，比,PROM,全译码少用,9,个，实现的逻辑功能是一样的。从而降低了芯片的面积，提高了芯片的利用率，所以用它来实现多输入、多输出的复杂逻辑函数较,PROM,有优越之处。,PLA,除了能实现各种组合电路外，还可以在或阵列之后接入触发器组，作为反馈输入信号，实现时序逻辑电路。,4,个,输出,与阵列,或阵列,四个自然二进制码输入,七个乘积项,G,3,=B,3,G,0,=B,1,B,0,+B,1,B,0,例,5,：,PLA,和,D,触发器组成的同步时序电路如图所示，要求：,（,1,）写出电路的驱动方程、输出方程。,（,2,）分析电路功能，画出电路的状态转换图。,D Q,0,Q,0,D Q,1,Q,1,D Q,2,Q,2,Q,CC,CP,解：（,1,）根据,PLA,与或阵列的输入,/,输出关系，可直接得到各触发器的激励方程及输出方程：,D,0,=Q,0,+Q,1,Q,0,D,1,=Q,1,Q,0,+Q,1,Q,0,D,2,=Q,0,Q,2,+Q,2,Q,0,Q,CC,=Q,0,Q,1,Q,2,+,Q,0,Q,1,Q,2,D,0,=Q,0,+Q,1,Q,0,D,0,（,2,）先设定电路的状态，根据触发器的激励方程和输出方程，可列出下表所示的电路状态转换表。,Q,2,Q,1,Q,0,D,2,D,1,D,0,Q,2,n+1,Q,1,n+1,Q,0,n+1,Q,CC,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,1 0 1,0 1 1,1 0 1,0 1 0,0 0 1,1 1 1,0 0 1,1 1 0,1 0 1,0 1 1,1 0 1,0 1 0,0 0 1,1 1 1,0 0 1,1 1 0,1,0,0,0,0,0,1,0,根据状态转换表，画出下图所示的电路状态转换图。,000,101,111,110,001,011,010,100,该电路是能够自启动的同步六进制计数器。,从以上设计发现，用,PLA,设计电路能够节省存储单元等等优点。,但是由于,PLA,制作工艺复杂，并且不具备优秀的软件开发工具的支持，使得,PLA,的性能价格比不理想，使其发展受到限制。,以后科技工作者发明了性能价格比更加良好的器件可编程阵列逻辑（,PAL,）。,