加法器、比较器省名师优质课赛课获奖课件市赛课一等奖课件.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,本资料仅供参考，不能作为科学依据。谢谢。本资料仅供参考，不能作为科学依据。感谢,数字电子技术基础（第五版）,清华大学自动化系阎石 王红,1/42,第四章 组合逻辑电路,4.3.4 加法器,2/42,一 、半加器和全加器,二、串行进位加法器、超前进位加法器,三、加法器应用,本节小结,3/42,一、1位加法器,输 入,输 出,A,B,S,CO,0,0,0,0,0,1,1,0,1,0,1,0,1,1,0,1,1.半加器，不考虑来自低位进位，将两个1位二进制数相加,4/42,2.全加器：将两个1位二进制数及来自低位 进位相加 (,用与门和或门实现全加器,）,输 入,输 出,A,B,CI,S,CO,0,0,0,0,0,0,0,1,1,0,0,1,0,1,0,0,1,1,0,1,1,0,0,1,0,1,0,1,0,1,1,1,0,0,1,1,1,1,1,1,5/42,用与非门实现全加器,输 入,输 出,A,B,CI,S,CO,0,0,0,0,0,0,0,1,1,0,0,1,0,1,0,0,1,1,0,1,1,0,0,1,0,1,0,1,0,1,1,1,0,0,1,1,1,1,1,1,6/42,用与或非门实现全加器,先求S,i,和C,i,。为此，合并值为0最小项。,再取反得：,7/42,74LS183 内部逻辑图,8/42,二、多位加法器,串行进位加法器:优点：简单 缺点：慢,9/42,2、并行进位加法器（超前进位加法器）,进位生成项,进位传递条件,进位表示式,和表示式,4位超前进位加法器递推公式,10/42,11/42,超前进位发生器,12/42,加法器级连,集成二进制4位超前进位加法器,13/42,例1：将8421 BCD码转换为余3码,输 入,输出,D,C,B,A,Y3,Y2,Y1,Y0,0,0,0,0,0,0,1,1,0,0,0,1,0,1,0,0,0,0,1,0,0,1,0,1,0,0,1,1,0,1,1,0,0,1,0,0,0,1,1,1,0,1,0,1,1,0,0,0,0,1,1,01,0,0,1,0,1,1,1,1,0,1,0,1,0,0,0,1,0,1,1,1,0,0,1,1,1,0,0,三 加法器应用,14/42,例2、二-十进制加法器,修正条件,15/42,C,0-1,0时，B,0=B,，电路执行A+B运算；当C,0-1,1时，B,1=B,，电路执行AB=A+B运算。,例3 二进制并行加法/减法器,16/42,本节小结,能对两个,1,位二进制数进行相加而求得和及进位逻辑电路称为半加器。,能对两个,1,位二进制数进行相加并考虑低位来进位，即相当于3个,1,位二进制数相加，求得和及进位逻辑电路称为全加器。,实现多位二进制数相加电路称为加法器。按照进位方式不一样，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。,加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。,17/42,作业：,P214 题4.25、4.26、2.27,18/42,数字电子技术基础（第五版）,清华大学自动化系阎石 王红,19/42,第四章 组合逻辑电路,4.3.5 数值比较器,20/42,一 1位数值比较器,二 4位数值比较器,三 数值比较器位数扩展,本节小结,21/42,比较器:用来完成两个二进制数大小比较逻辑 电路称为数值比较器，简称比较器。,1位数值比较器,设,A,B,时,L,1,1；,A,B,时,L,2,1；,A,B,时,L,3,1。得1位数值比较器真值表。,22/42,逻辑表示式,逻辑图,23/42,二、多位数值比较器,原理：从高位比起，只有高位相等，才比较下一位。,24/42,74LS85逻辑表示式,25/42,74LS85逻辑图,26/42,集成电路CC14585 实现4位二进制数比较,27/42,三 比较器级联（扩展）,集成数值比较器,28/42,例1、将两片74LS85接成8位数值比较器,29/42,例2、用CC14585组成两个8位二进制数大小比较器,30/42,串联扩展,TTL电路,：最低4位级联输入端,A,B,、,A,B,必须预先预置为0,最低4位级联输入端,A,B,和,A,=,B,必须预先预置为0、1。,31/42,74LS85组成并联扩展电路,32/42,本节小结,在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后依据判别结果转向执行某种操作。用来完成两个二进制数大小比较逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器输入是要进行比较两个二进制数，输出是比较结果。,利用集成数值比较器级联输入端，很轻易组成更多位数数值比较器。数值比较器扩展方式有串联和并联两种。扩展时需注意,TTL,电路与,CMOS,电路在连接方式上区分。,33/42,作业：,P214 题4.28、4.29,34/42,数字电子技术基础（第五版）,清华大学自动化系阎石 王红,35/42,第四章 组合逻辑电路,4.3.5 组合逻辑电路中竞争与现象,36/42,一、竞争-冒险现象及成因,二、,消除竞争-冒险现象方法,37/42,4.4 组合逻辑电路中竞争-冒险现象,4.4.1 竞争-冒险现象及成因,1、什么是“竞争”:两个输入“同时向相反逻辑电平改变”，称存在“竞争”,2、因“竞争”而可能在输出产生尖峰脉冲现象，称为“竞争-冒险”。,3、,产生竞争冒险原因：主要是门电路延迟时间产生。,38/42,4.4.2 消除竞争-冒险现象方法,一、接入滤波电容,尖峰脉冲很窄，用很小电容就可将尖峰减弱到 V,TH,以下。,二、引入选通脉冲，取选通脉冲作用时间，在电路到达稳定之后，P高电平期输出信号不会出现尖峰,。,39/42,三、修改逻辑设计,1、公式法,消除竞争冒险,例,：,40/42,2、卡诺图法消除竞争冒险,有圈相切，则有竞争冒险,增加冗余项，,消除竞争冒险,41/42,作业：,P214 题4.31、4.34,42/42,