第11章-逻辑代数基础与组合逻辑电路.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,电工电子技术基础,（第五版）,“,十二五,”,职业教育国家规划教材,经全国职业教育教材审定委员会审定,逻辑代数基础与组合逻辑电路,第,11,章,主要,内容,案例 三人表决电路,11.1,数制与编码,11.2,基本逻辑运算,11.3,逻辑代数及化简,11.4,集成逻辑门电路,11.5,组合逻辑电路分析与设计,11.6,编码器,11.7,译码器及数字显示,【,案例,】,三人表决电路,第,11,章,1.,电路及工作过程,200,+5V,74LS00,74LS20,LED,1k,A,B,C,第,11,章,2.,电路元器件,与非门,74LS00,一块,74LS20,一块,电阻,200,一个,发光二极管一个,直流电源,5V,开关三个,14,脚集成电路插座,12,脚集成电路插座各一个,万能版一块、连接导线若干,【,案例,】,三人表决电路,第,11,章,3.,案例实施,【,案例,】,三人表决电路,查阅集成电路手册，熟悉,74LS00,、,74LS20,各引脚；并认真检查元器件，确保器件完好。,自己设计电路安装图，在万能版上安装元器件，并焊接。注意集成块应先焊好集成块座，再按引脚顺序插入集成块。,对照电路，检查无误后，接上,5V,电源。注意发光二极管的极性是否正确。,分别设置,A,、,B,、,C,的不同输入组合，观察发光二极管的状态。在,A,、,B,、,C,输入,011,、,101,、,110,、,111,时发光二极管应发光。,若状态不正常，应查找故障，排除故障点，直至正常为止。,第,11,章,4.,案例思考,？,若用,CD4011,和,CD4012,能否设计出三人表决电路，应注意什么？,【,案例,】,三人表决电路,？,若是五人表决电路，如何实现？,11.1,数字与编码,第,11,章,11.1.1,数字信号,数字信号,：时间上和数值上均是离散的信号。,负逻辑,：低电平为逻辑,1,，高电平为逻辑,0,。,模拟信号,：时间连续、数值也连续的信号。,正逻辑,：高电平为逻辑,1,，低电平为逻辑,0,。,十进制,：有,0,、,1,、,2,、,3,、,4,、,5,、,6,、,7,、,8,、,9,十个数码，进位规律是,逢十进一,。,1.,常用的几种进制,D,i,第,i,位上的数码，即,0,9,中的任一个数,10,进位基数,10,i,第,i,位的权,11.1,数字与编码,第,11,章,11.1.2,数制,二进制,：只有,0,和,1,两个数码，进位规律是,逢二进一,。,K,i,第,i,位上的数码，即,0,、,1,中的任一个数,2,进位基数,2,i,第,i,位的权,11.1,数字与编码,第,11,章,11.1.2,数制,八进制,：有,0,、,1,、,2,、,3,、,4,、,5,、,6,、,7,八个数码，进位规律是,逢八进一,。,十六进制,：有,0,、,1,、,2,、,3,、,4,、,5,、,6,、,7,、,8,、,9,和,A,、,B,、,C,、,D,、,E,、,F,十六个数码。进位规律是按,逢十六进一,。,11.1,数字与编码,第,11,章,11.1.2,数制,（,1,）各种进制转换成十进制,按权展开，求出各加权系数的和，就得到相应进制的十进制数。,2.,不同数制间的转换,(11010.011),2,12,4,12,3,02,2,12,1,02,0,02,1,12,2,12,3,（,26.375,）,10,(4C2),16,416,2,1216,1,216,0,（,1218,）,10,11.1数字与编码,第,11,章,11.1.2,数制,（,2,）十进制转换为二进制,十进制,整数,转换为二进制整数采用“,除基数、取余法、逆排序,”法。即将整数部分逐次除,2,，依次记下余数，直到商为零，第一个余数为二进制的最低位，最后一个余数为最高位。,十进制,小数,转换为二进制小数采用“,乘基数、取整法、顺排序,”法。即将小数部分逐次乘,2,，取乘得结果的整数部分为二进制数的各位。依次类推，直至小数部分为,0,或达到要求精度。,如将十进制数,(107.625),10,转换成二进制数。,（,107.625,）,10,=,（,1101011.101,）,B,107,2,53,2,1,1,26,2,013,2,1,6,2,0,3,2,1,1,2,1,0.6252,1.25 1,0.252,0.50 0,0.52,1.00 1,11.1,数字与编码,第,11,章,11.1.2,数制,（,3,）二进制与八进制、十六进制间相互转换,二进制数化为十六进制数,从二进制的小数点开始，分别向左、右按,4,位分组,，最后不满,4,位的，用,0,补。将每组用对应的十六进制数代替，就是等值的十六进制数。,二进制数转换为八进制数,从二进制的小数点开始，分别向左、右按,3,位分组,，最后不满,3,位的，用,0,补。再将每组的,3,位二进制数转换成一位八进制即可。,11.1,数字与编码,第,11,章,11.1.2数制,（,11100101.11101011),2,（,011 100 101.111 010 110),2,（,345.726),8,（,10011111011.111011),2,（,0100 1111 1011.1110 1100),2,（,4FB.EC),16,将若干个二进制数码,0,和,1,按一定规则排列起来表示某种特定含义的代码，称为,二进制代码，或称二进制编码,。,BCD,码,：用二进制代码来表示十进制的,0,9,十个数。,常见的有,8421,码、,5421,码、,2421,码、余,3,码、格雷码等。,11.1,数字与编码,第,11,章,11.1.3,二进制代码,十进制数,有 权 码,无权码,8421,码,5421,码,2421(A),码,2421(B),码,余,3,码,0,1,2,3,4,5,6,7,8,9,0000,0001,0010,0011,0100,0101,0110,0111,1000,1001,0000,0001,0010,0011,0100,1000,1001,1010,1011,1100,0000,0001,0010,0011,0100,0101,0110,0111,1110,1111,0000,0001,0010,0011,0100,1011,1100,1101,1110,1111,0011,0100,0101,0110,0111,1000,1001,1010,1011,1100,11.1,数字与编码,第,11,章,11.1.3,二进制代码,十进制数,格雷码,十进制数,格雷码,0,1,2,3,4,5,6,7,0000,0001,0011,0010,0110,0111,0110,0100,8,9,10,11,12,13,14,15,1101,1111,1110,1010,1010,1011,1001,1000,11.1,数字与编码,第,11,章,11.1.3,二进制代码,逻辑关系：,是指某事物的条件（或原因）与结果之间的关系。,1.,与运算,只有当决定一件事情的条件全部具备之后，这件,事情才会发生。我们把这种因果关系称为与逻辑。,11.2,基本逻辑运算,第,11,章,11.2.1,基本逻辑运算,V,A,Y,B,A B,不闭合,不闭合,不亮,Y,闭合,不亮,不闭合,闭合,亮,闭合,闭合,不亮,不闭合,A B,Y,0,0,0,0,0,0,0,1,1,1,1,1,电路,真值表,与运算规则,输入有,0,，输出为,0,；,输入全,1,，输出为,1,。,A,B,Y,符号,逻辑函数表达式,能实现与运算的电路称为与门电路。,当决定一件事情的几个条件中，只要有一个,或一个以上条件具备，这件事情就会发生。,我们把这种因果关系称为或逻辑。,2.,或运算,V,A,B,Y,不闭合,不闭合,不亮,Y,闭合,亮,不闭合,闭合,亮,闭合,闭合,亮,不闭合,A,B,电路,11.2,基本逻辑运算,第,11,章,11.2.1,基本逻辑运算,A,B,Y,1,A B,0,0,0,0,0,1,1,1,1,1,1,1,Y,符号,逻辑函数表达式,或运算规则,：输入有,1,，输出为,1,；,输入全,0,，输出为,0,。,能实现或运算的电路称为或门电路。,某事情发生与否，仅取决于一个条件，而且是对该条件的否定。即条件具备时事情不发生；条件不具备时事情才发生。,3.,非运算,V,A,Y,闭合,不亮,Y,亮,不闭合,A,1,0,Y,1,0,A,逻辑函数表达式,符号,A,Y,1,能实现非运算的电路称为非门电路。,11.2,基本逻辑运算,第,11,章,11.2.1,基本逻辑运算,1.,与非运算,2.,或非运算,Y,1,0,0,0,0,A B,0,0,1,0,1,1,1,B,A,Y,1,1,1,A B,1,1,1,1,Y,0,0,1,0,0,0,A,&,B,Y,11.2,基本逻辑运算,第,11,章,11.2.2,其他逻辑运算,3.,与或非运算,A,&,B,1,C,&,D,Y,1,11.2,基本逻辑运算,第,11,章,11.2.2,其他逻辑运算,4.,异或运算和同或运算,异或运算,：当两个变量取值相同时，逻辑函数值为,0,；当两个变量取值不同时，逻辑函数值为,1,。,0,A B,0,0,1,1,1,1,0,1,0,1,0,Y,A,B,=1,Y,11.2,基本逻辑运算,第,11,章,11.2.2,其他逻辑运算,同或运算,：当两个变量取值相同时，逻辑函数值为,1,；当两个变量取值不同时，逻辑函数值为,0,。,0,A B,0,0,1,0,1,0,1,1,0,1,1,Y,A,B,=1,Y,11.2,基本逻辑运算,第,11,章,11.2.2,其他逻辑运算,1.,逻辑常量运算公式,与运算,或运算,非运算,第,11,章,11.3.1,逻辑代数的基本公式,11.3,逻辑代数及化简,2.,逻辑变量、常量运算基本公式,01,律,互补律,重叠律,交换律,第,11,章,11.3.1,逻辑代数的基本公式,11.3,逻辑代数及化简,结合律,分配律,反演律,吸收律,对合律,第,11章,11.3.1,逻辑代数的基本公式,11.3,逻辑代数及化简,【,例,】,证明,证,对于任一个含有变量,A,的逻辑等式，可以将等式两边的所有变量,A,用同一个逻辑函数替代，替代后等式仍然成立。这个规则称为,代入规则,。,1.,代入规则,第,11,章,11.3.2,逻辑代数的基本规则,11.3,逻辑代数及化简,对任何一个逻辑函数式，如果将式中所有的,“,”,换成“,+”,，“,+”,换成“,”,，“,0”,换成“,1”,，“,1”,换成“,0”,，原变量换成反变量，反变量换成原变量,，则得逻辑函数的反函数。这种变换原则称为反演规则。,2.,反演规则,（,1,）保持变换前后的运算优先顺序不变。2,）规则中的反变量换成原变量只对单个变量有效。,注意,3.,对偶规则,保持变换前后的运算优先顺序不变。,注意,对任何一个逻辑函数式,如果把式中的所有的,“,”,换成“,+”,，“,+”,换成“,”,，“,0”,换成“,1”,，“,1”,换成“,0”,，这样就得到一个新的逻辑函数式，则新函数式和函数式原是互为对偶式。这种变换原则称为对偶规则。,最简与或式的标准,逻辑函数式中的乘积项,(,与项,),的个数最少；,每个乘积项中的变量数最少。,运用基本公式,将两项合并为一项，同时消去一个变量。,并项法,第,11,章,11.3.3,逻辑表达式的化简,11.3,逻辑代数及化简,吸收法,运用吸收律,消去多余的与项。,运用吸收律,消去多余因子。,消去法,配项法,或加入,进行配项再化简。,在不能直接运用公式、定律化简时，可通过乘,第,11,章,11.3.3,逻辑表达式的化简,11.3,逻辑代数及化简,1.TTL,与非门电路的基本结构,A,B,C,U,o,U,CC,（,5V,）,R,B1,R,C2,R,C4,VT,1,VT,2,VT,4,VT,3,VD,4k,1.6k,130,1k,V,C2,V,E2,输入级,中间级,输出级,第,11,章,11.4.1,TTL,集成逻辑门电路,11.4,集成逻辑门电路,输入全为高电平,3.6V,时,：,VT,2,、,VT,3,导通，,V,B1,=0.73=2.1V,，从而使,VT,1,的发射结因反偏而截止。此时,VT,1,的发射结反偏，而集电结正偏，称为倒置工作状态。由于,VT,3,饱和导通，输出电压为：,U,O,=,V,CES3,0.3V,，这时,V,E2,=,V,B3,=0.7V,，而,V,CE2,=0.3V,，故有,V,C2,=,V,E2,+,V,CE2,=1V,。,1V,的电压作用于,VT,4,的基极，使,VT,4,和二极管,D,都截止。,第,11,章,11.4.1,TTL,集成逻辑门电路,11.4,集成逻辑门电路,A,B,C,U,o,U,CC,（,5V,）,R,B1,R,C2,R,C4,VT,1,VT,2,VT,4,VT,3,VD,4k,1.6k,130,1k,V,C2,V,E2,输入有低电平,0.3V,时,：,VT,1,的基极电位被钳位到,V,B1,=1V,。,VT,2,、,VT,3,都截止。由于,VT,2,截止，流过,R,C2,的电流仅为,VT,4,的基极电流，这个电流较小，在,R,C2,上产生的压降也较小，可以忽略，所以,V,B4,U,CC,=5V,，使,VT,4,和,D,导通，则有,U,O,U,C,C,-,V,BE4,-,V,D,=5-0.7-0.7=3.6V,第,11,章,11.4.1,TTL,集成逻辑门电路,11.4,集成逻辑门电路,A,B,C,U,o,U,CC,（,5V,）,R,B1,R,C2,R,C4,VT,1VT,2,VT,4,VT,3,VD,4k,1.6k,130,1k,V,C2,V,E2,2.,主要参数,关门电平,U,OFF,和开门电平,U,ON,保证输出电压为额定高电平（,2.7V,）时，允许输入低电平的最大值，称为关门电压,U,OFF,，一般,U,OFF,0.8V,。,输出高电平,U,OH,输出低电平,U,OL,一般产品规定,U,OH,2.4V,，,U,OL,0.4V,。,保证输出电平达到额定低电平（,0.3V,）时，允许输入最高电平的最小值，称为开门电平,U,ON,，一般,U,ON,1.8V,。,第,11,章,11.4.1,TTL,集成逻辑门电路,11.4,集成逻辑门电路,噪声容限,噪声容限是描述逻辑门电路抗干扰能力的参数。,低电平噪声容限,是指在保证输出为高电平的前提下，允许叠加在输入低电平,U,IL,上的最大正向干扰电压。用,U,NL,表示。即,U,NL,U,OFF,U,IL,高电平噪声容限,是指在保证输出为低电平的前提下，允许叠加在输入低电平,U,IH,上的最大正向干扰电压。用,U,NH,表示。即,U,NH,U,IH,U,ON,。,第,11,章,11.4.1,TTL,集成逻辑门电路,11.4,集成逻辑门电路,输入短路电流,当输入电压为零时，流经这个输入端的电流称为输入短路电流。输入短路电流的典型值为,1.5m A,。,以同一型号的与非门作为负载时，一个与门能驱动同类与非门的最大数目，通常,N8,。,扇出系数,N,（,1,）,TTL,集电极开路门（,OC,门）,3.TTL,门电路的其他类型,A,B,Y,U,CC,（,5V,）,R,B1,R,C2,VT,1,VT,2,VT,3,4k,1.6k,1k,Y,A,&,B,第,11,章,11.4.1,TTL,集成逻辑门电路,11.4,集成逻辑门电路,实现线与,OC,门主要有以下几方面的应用,在工程实践中，常常需要将输出端并联使用实现与逻辑功能，称为,线与,。,第,11,章,11.4.1,TTL,集成逻辑门电路,11.4,集成逻辑门电路,C,D,Y,A,B,U,CC,R,P,实现电平转换,用做驱动器,U,o,A,B,10V,A,B,5V,第,11,章,11.4.1,TTL,集成逻辑门电路,11.4,集成逻辑门电路,（,2,）三态输出门,三态门除具有输出高、低电平两种状态外，还能输出高阻状态。,Y,A,&,B,EN,Y,A,&,B,EN,高电平有效的三态门,低电平有效的三态门,第,11,章,11.4.1,TTL,集成逻辑门电路,11.4,集成逻辑门电路,三态门的应用,单向总线,双向总线,A,&,B,EN,EN,1,G1,A,&,B,EN,EN,2,G2,A,&,B,EN,EN,3,G3,总线,D,I,1,EN,EN,1,EN,总线,D,O,1.CMOS,逻辑门电路的系列,工作频率得到了进一步的提高，同时保持了,CMOS,超低功耗的特点。,基本的,CMOS4000,系列,高速的,CMOSHC,（,HCT,）系列,先进的,CMOSAC,（,ACT,）系列,具有功耗低、噪声容限大、扇出系数大等优点，已得到普遍使用。缺点是工作速度较低，平均传输延迟时间为几十,ns,，最高工作频率小于,5MHz,。,提高了工作速度，平均传输延迟时间小于,10ns,，最高工作频率可达,50MHz,。,HC,系列的电源电压范围为,2,6V,。,HCT,系列的主要特点是与,TTL,器件电压兼容，它的电源电压范围为,4.5,5.5V,。,第,11,章,11.4.2,CMOS,集成逻辑门电路,11.4,集成逻辑门电路,2.CMOS,逻辑门电路的主要参数,输出高电平,U,OH,与输出低电平,U,OL,抗干扰容限,U,OH,的理论值为电源电压,U,DD,，,U,OH,（,min,）,=0.9,U,DD,；,U,OL,的理论值为,0V,，,U,OL,（,max,）,=0.01,U,DD,。所以,CMOS,门电路的逻辑摆幅较大，接近电源电压,U,DD,值。,CMOS,非门的高、低电平噪声容限均达,0.45,U,DD,。其他,CMOS,门电路的噪声容限一般也大于,0.3,U,DD,。,第,11,章,11.4.2,CMOS,集成逻辑门电路,11.4,集成逻辑门电路,扇出系数,其扇出系数很大，一般额定扇出系数可达,50,。但必须指出的是扇出系数是指驱动,CMOS,电路的个数，若就灌电流负载能力和拉电流负载能力而言，,CMOS,电路远远低于,TTL,电路,组合逻辑,电路,逻辑函数式,最简函数式,真值表,逻辑功能,第,11,章,11.5.1,组合逻辑电路分析,11.5,组合逻辑电路分析与设计,【,例,】,分析该电路的逻辑功能。,=1,A,B,C,Y,Y,1,=1,写出逻辑函数式,第,11,章,11.5.1,组合逻辑电路分析,11.5,组合逻辑电路分析与设计,由表达式列出真值表,分析逻辑功能,在输入,A,、,B,、,C,三个变量中，有奇数个,1,时，输出,Y,为,1,，否则,Y,为,0,。因此，图,11-19,所示电路为三位判奇电路，又称为奇校验电路。,输 入,输 出,A,B,C,Y,0,0,0,0,1,1,1,1,0,0,1,1,0,0,1,1,0,1,0,1,0,1,0,1,0,1,1,0,1,0,0,1,分析设计要求列真值表,由真值表写,逻辑函数式,化简,画出逻辑图,第,11,章,11.5.2,组合逻辑电路设计,11.5,组合逻辑电路分析与设计,【,例,】,设计一个,A,、,B,、,C,三人表决电路。当表决某个提案时，多数人同意，提案通过，同时,A,具有否决权。,设,A,、,B,、,C,三个人表决,同意,提案时用,1,表示，,不同意,时用,0,表示；,Y,为表决结果，,提案通过用,1,表示，,不通过用,0,表示同时还应考虑,A,具有否决权。,输 入,输 出,A,B,C,Y,0,0,0,0,1,1,1,1,0,0,1,1,0,0,1,1,0,1,0,1,0,1,0,1,0,0,0,0,0,1,1,1,真值表,写出逻辑函数式,化简,画逻辑图,&,C,Y,&,A,B,&,第,11,章,11.5.2,组合逻辑电路设计,11.5,组合逻辑电路分析与设计,S,1,S,2,S,0,S,3,S,4,S,5,S,6,S,7,S,8,S,9,U,CC,1k,10,1,第,11,章,11.6.1,键控,8421BCD,码编码器,11.6,编码器,真值表,输 入,输 出,S,9,S,8,S,7,S,6,S,5,S,4,S3,S,2,S,1,S,0,A B C D GS,1 1 1 1 1 1 1 1 1 1,1 1 1 1 1 1 1 1 1 0,1 1 1 1 1 1 1 1 0 1,1 1 1 1 1 1 1 0 1 1,1 1 1 1 1 1 0 1 1 1,1 1 1 1 1 0 1 1 1 1,1 1 1 1 0 1 1 1 1 1,1 1 1 0 1 1 1 1 1 1,1 1 0 1 1 1 1 1 1 1,1 0 1 1 1 1 1 1 1 1,0 1 1 1 1 1 1 1 1 1,0 0 0 0 0,0 0 0 0 1,0 0 0 1 1,0 0 1 0 1,0 0 1 1 1,0 1 0 0 1,0 1 0 1 1,0 1 1 0 1,0 1 1 1 1,1 0 0 0 1,1 0 0 1 1,第,11,章,11.6.1,键控,8421BCD,码编码器,11.6,编码器,由真值表写出各输出的逻辑表达式,用,n,位二进制代码对,2,n,个信号进行编码的电路称为,二进制编码器,。,3,位二进制编码器有,8,个输入端,3,个输出端，所以常称为,8,线,3,线编码器,，,第,11,章,11.6.2,二进制编码器,11.6,编码器,逻辑表达式为,真值表,输 入,输 出,I,0,I,1,I,2,I,3,I,4,I,5,I,6,I,7,A,2,A,1,A,0,1 0 0 0 0 0 0 0,0 1 0 0 0 0 0 0,0 0 1 0 0 0 0 0,0 0 0 1 0 0 0 0,0 0 0 0 1 0 0 0,0 0 0 0 0 1 0 0,0 0 0 0 0 0 1 0,0 0 0 0 0 0 0 1,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,电路,第,11,章,11.6.2,二进制编码器,11.6,编码器,A,2,&,&,&,A,0,A,1,1,1,1,1,1,1,1,1,I,7,I,6,I,5,I,4,I,3,I,2,I,0,I,1,输 入,输 出,EI,I,0,I,1,I,2,I,3,I,4,I,5,I,6,I,7,Y,2,Y,1,Y,0,GS,EO,1 ,0 1 1 1 1 1 1 1 1,0 0,0 0 1,0 0 1 1,0 0 1 1 1,0 0 1 1 1 1,0 0 1 1 1 1 1,0 0 1 1 1 1 1 1,0 0 1 1 1 1 1 1 1,1 1 1 1 1,1 1 1 1 0,0 0 0 0 1,0 0 1 0 1,0 1 0 0 1,0 1 1 0 1,1 0 0 0 1,1 0 1 0 1,1 1 0 0 1,1 1 1 0 1,使能输入端，低电平有效,优先顺序为,I,7,I,0,编码器的工作标志，低电平有效,使能输出端，高电平有效,第,11,章,11.6.3,优先编码器,11.6,编码器,译码器,：将输入代码转换成特定的输出信号。,假设译码器有,n,个输入信号和,N,个输出信号，如果,N=2n,，就称为,全译码器,，常见的全译码器有,2,线,4,线译码器、,3,线,8,线译码器、,4,线,16,线译码器等。,如果,N,2n,，称为,部分译码器,。如二一十进制译码器（也称作,4,线,10,线译码器）等。,第,11,章,11.7.1,译码器,11.7,译码器和数字显示,输出函数表达式,功能表,2,线,4,线译码器,输 入,输 出,EI,A,B,Y,0,Y,1,Y,2,Y,3,1,0 0 0,0 0 1,0 1 0,0 1 1,1 1 1 1,0 1 1 11 0 1 1,1 1 0 1,1 1 1 0,第,11,章,11.7.1,译码器,11.7,译码器和数字显示,1,1,1,A,B,EI,&,&,&,&,Y,3,Y,2,Y,1,Y,0,逻辑图,74138,是一种典型的二进制译码器,输 入,输 出,G,1,G,2A,G,2B,A,2,A,1,A,0,Y,0,Y,1,Y,2,Y,3,Y,4,Y,5,Y,6,Y,7,1 ,1,0 ,1 0 0,1 0 0,1 0 0,1 0 0,1 0 0,1 0 0,1 0 0,1 0 0,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,1 1 1 1 1 1 1 1,1 1 1 1 1 1 1 1,1 1 1 1 1 1 1 1,0 1 1 1 1 1 1 1,1 0 1 1 1 1 1 1,1 1 0 1 1 1 1 1,1 1 1 0 1 1 1 1,1 1 1 1 0 1 1 1,1 1 1 1 1 0 1 1,1 1 1 1 1 1 0 1,1 1 1 1 1 1 1 0,第,11,章,11.7.1,译码器,11.7,译码器和数字显示,G,1,、,G,2A,和,G,2B,为使能输入端,将两片,74138,扩展为,4,线,16,线译码器,第,11,章,11.7.1,译码器,11.7,译码器和数字显示,G,1,G,2A,G,2B,74138(2)74138(1),1,2,A,A,0,1,A,3,A,E,G,1,G,2A,G,2B,A,0,A,1,A,2,A,0,A,1,A,2,Y,3,Y,2,Y,1,Y,0,Y,7,Y,6,Y,5,Y,4,Y,3,Y,2,Y,1,Y,0,Y,7,Y,6,Y,5,Y,4,Y,3,Y,2,Y,1,Y,0,Y,7,Y,6,Y,5,Y,4,Y,11,Y,10,Y,9,Y,8,Y,15,Y,14,Y,13,Y,12,能够显示数字、字母或符号的器件称为,数字显示器,。,能把数字量翻译成数字显示器所能识别的信号的译码器称为,数字显示译码器,。,按,发光物质,分，有半导体显示器，、荧光显示器、,液晶显示器、气体放电管显示器等。,按,显示方式,分，有字型重叠式、点阵式、分段式等。,第,11,章,11.7.2,数字显示译码器,11.7,译码器和数字显示,七段数字显示器,f,a,b,c,d,e,g,DP,d,c,DP,COM,e,g,b,a,COM,f,灭灯输入,BI,/,RBO,BI,/,RBO,是特殊控制端，有时作为输入，有时作为输出。当,BI,/,RBO,作输入使用且,BI,0,时，无论其它输入端是什么电平，所有各段输入,a,g,均为,0,，所以字形熄灭。,b,c,d,a,g,f,e,7448,LT,RBI,BI/RBO,A,3,A,2,A,1,A,0,试灯输入,LT,当,LT,0,时，,BI,/,RBO,是输出端，且,RBO,1,，此时无论其它输入端是什么状态，所有各段输出,a,g,均为,1,显示字形,8,。该输入端常用于检查,7488,本身及显示器的好坏。,七段显示译码器,7448,第,11,章,11.7.2,数字显示译码器,11.7,译码器和数字显示,动态灭零输入,RBI,当,LT,1,，,RBI,0,且输入代码,DCBA,0000,时，各段输出,a,g,均为低电平，相应的字形,0,，熄灭，故称“灭零”。利用,LT,=1,与,RBI,=0,可以实现某一位的“消隐”。此时,BI,/,RBO,是输出端，且,RBO,=0,。,动态灭零输出,RBO,BI,/,RBO,作为输出使用时，受控于,LT,和,RBI,。当,LT,1,且,RBI,0,，输入代码,DCBA,=0000,时，,RBO,=0,；若,LT,=0,或者,LT,1,且,RBI,1,，则,RBO,=1,。该端主要用于显示多位数字时，多个译码器之间的连接。,E-mail,：,dutpgz,网址,：,地址：大连市软件园路,80,号,大连理工大学出版社,谢谢观看,