QUARTUS-II-快速入门演示幻灯片.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,QUARTUS,使用指南,计算机系统结构研究所王娟,1,本课程的目标,通过教学使学生了解,QUARTUSII,的特点，掌握在,QUARTUSII,软件平台上进行文本输入及仿真的基本方法，掌握设计项目的编译、模拟与仿真等常规操作技术。,2025/4/28 周一,2,主要内容,一、,QUARTUSII,概述,二、,QUARTUSII,的下载与安装,三、,QUARTUSII,的基本操作步骤,四、,QUARTUSII,实例演示,2025/4/28 周一,3,一、,QUARTUSII,概述,QUARTUSII,是美国,A,ltera,公司提供的可用于可编程片上系统,(SOPC),开发的综合开发环境,是进行,SOPC,设计的基础,.,集成环境包括以下内容,:,系统级设计,嵌入式软件开发,可编程逻辑器件,(PLD),设计,综合,布局和布线,验证和仿真,.,其应用方法与设计流程对于其他流行的,EDA,工具的使用具有一定的典型性和一般性。,2025/4/28 周一,4,QUARTUSII,授权文件的安装,两种授权方式,NODE-LOCKED(FIXEDPC)LICENSE,NETWORK LICENSE,用户可在,/licensing,申请软件授权,.,单用户版可直接使用授权文件,网络版需要修改,.,2025/4/28 周一,5,从,Altera,网站下载安装程序,访问,选择：教育与活动,大学计划,设计软件,学生专栏,选择：,下载,Quartus,网络版软件 进入下载中心,选择：,Download Free Software,出现申请表,填写申请表并注册登记,请务必记住你的用户名（,User Name,）和口令（,Password,）。,点击,Submit Request,（,递交申请,）,将得到,Quartus,网络版,2025/4/28 周一,6,申请授权许可证（,license,）,在,Windos,界面下，使用命令,开始,|,运行,|,cmd,，,出现,DOS,命令提示符,，,在,DOS,命令提示符下键入命令：,ipconfig,/all,在屏幕显示的结果中，在,physical address,后面有一串,12,位的,16,进制数，这就是本计算机的,NIC,（每,2,个数字之间有连字符隔开）。,例如：,00-0F-7D-86-3E-25,。,-,准备工作：查找当前计算机的,NIC,-,（,Network Interface Card,）,2025/4/28 周一,7,申请授权许可证（,license,）,访问,ALTERA,网站，申请,license,。,ALTERA,通过,EMAIL发送授权文件,license.dat,给你。,用查看得到的结果替换,LICENSE,文件中的,HOSTID,2025/4/28 周一,8,Tools,license,Setup,2025/4/28 周一,9,三、,QUARTUSII,的基本操作步骤,双击,Quartus II,图标,2025/4/28 周一,10,Quartus II,主界面,2025/4/28 周一,11,File,菜单的一个实例,2025/4/28 周一,12,Quartus II,主界面的一个实例,2025/4/28 周一,13,用户定制主界面,选择命令,Tools,Customize,在对话框中操作：,2025/4/28 周一,14,Quartus II,设计流程,编写,VHDL,程序（使用,Text Editor,）,编译,VHDL,程序（使用,Compiler,）,仿真验证,VHDL,程序（使用,Waveform,Editor,Simulator,）,进行芯片的时序分析（使用,Timing Analyzer,）,安排芯片管脚位置（使用,Floorplan,Editor,）,下载程序至芯片（使用,Programmer,）,2025/4/28 周一,15,四、,QUARTUSII,实例演示,2025/4/28 周一,16,开始一个新项目,Project:,项目,，工程，设计,Quartus2,只对项目,进行编译，模拟，编程,.,而,不对单独的文件,，除非把该文件设置为,项目,2025/4/28 周一,17,任何一项设计都是一个项目（,Project,）,都必须为此项目建立一个放置与此项目相关文件的文件夹，如果各个设计都不加整理地放在默认的目录下，势必造成文件管理的混乱。此文件夹中不仅包括设计输入的源文件（,.vhd,），还包括编译过程中产生的一系列文件。此文件夹被默认为工作库（,Work library,）,2025/4/28 周一,18,注意事项,对于一个设计，创建一个,单独的目录,，该目录的路径从根目录开始都必须是,英文名称,，任何一级目录都不能出现中文字样，且不能包含空格，否则在读文件时会发生错误；,将设计的源文件（,.,vhd,）放在对应的目录底下，编译等过程中产生的文件也就自动放在该目录下了。,2025/4/28 周一,19,指定,新项目,的工作目录及名称,选择命令,File|New Project Wizard,在对话框中操作：,2025/4/28 周一,20,将本项目所需文件包含进来的窗口,2025/4/28 周一,21,为本项目指定目标器件,2025/4/28 周一,22,指定所需的第三方,EDA,工具,2025/4/28 周一,23,设计的,VHDL,描述,2025/4/28 周一,24,进入文本编辑器,2025/4/28 周一,25,文本编辑器窗口,文件名后缀：VHDL：,.,vhd；,Verilog：,.,v；,AHDL:,.,tdf。,2025/4/28 周一,26,在文本编辑器中利用,VHDL,模板,选择,Edit,|,Insert Template,|,VHDL（,或,点击鼠标右键,）,2025/4/28 周一,27,插入,Entity,模板后的文本编辑器窗口,将带双下划线的虚拟标识符替换为用户自己的标识符,2025/4/28 周一,28,4,位加法器的,VHDL,代码,2025/4/28 周一,29,4,位加法器的,VHDL,代码（续）,2025/4/28 周一,30,综合和编译,31,编译前的准备工作,Quartus II,只对项目进行编译,方法,1,：先借助于,New Project Wizard,创建一个新项目，再创建设计输入文件（已介绍）。,方法,2,：先建立设计输入文件，再将其设置为顶层文件，进一步确定其为项目。,选择命令,Project,Set as Top-Level Entity,，,2025/4/28 周一,32,进入编译器,选择命令,Processing,Compiler Tool,，打开编译器窗口：,编译器包含,5,个主模块，可以连续运行,5,个模块，也可以单独运行某模块。,2025/4/28 周一,33,编译器的,5,个主模块,分析和综合（,Analysis&Synthesis）,模块：,把原始描述转化为逻辑电路，映射到所选定的可编程器件。,装配（,Fitter）,模块：将前一步确定的逻辑元件在目标芯片上布局、布线,；,组装（,Assembler）,模块：,形成编程文件；,时序分析（,Timing Analyzer）,模块,;,产生,EDA,工具网表（,EDA Netlist Writer）,模块,：目的是与其他,EDA,工具相衔接。,2025/4/28 周一,34,编译结果的报告,本例为加法器的编译结果：,2025/4/28 周一,35,容易出现的错误,错将设计文件存入了根目录，并将其设定成工程，找不到工作库时，报错为：,Error,：,Can,t open VHDL,“,WORK,”,文件后缀名不是,.vhd,，在设定工程后编译时，报错为：,Error,：,Line1,，,File e:half_adderhalf_adder.tdf:TDF syntax error,设计文件名与实体名不符时，如写成,adder.vhd,，编译时，报错为：,Error:Line1,VHDL Design File“adder.vhd“must contain,2025/4/28 周一,36,发现并纠正,VHDL,代码中的错误,故意制造一个错误：例如,将第20行末尾处的分号删除 重新编译；,编译器将产生出错报告,；,点击确定。,点击确定,2025/4/28 周一,37,发现并纠正,VHDL,代码中的错误（续）,在消息窗口中找到,第,1,条出错信息,：它告诉我们与第21行的文字,“,end,”,相邻的地方缺少1个分号。,鼠标双击该消息，文本编辑器中的出错位置被高亮度显示；,纠正该错误 重新编译 通过；,本例说明出错消息的不准确性，应,首先纠正第,1,个错误,。,2025/4/28 周一,38,编译的成功为项目创建一个编程文件，能够保证了,设计输入的基本正确性,，不能保证该项目的逻辑关系的正确性，也不能保证时序的正确性。,设计输入和,编译成功,设 计,成 功,2025/4/28 周一,39,模拟验证,40,模拟前的准备工作,准备好,网表,（,netlist,）,文件,：,如果准备进行,功能模拟,，,在,Analysis&Synthesis,之后，使用命令,Processing,Generate Functional Simulation Netlist,；,如果准备进行,时序模拟,：则使用完整的编译命令,准备好,测试向量,文件,：,用波形编辑器（,Vector/Waveform Editor,）,画出输入信号的激励波形（即测试向量）,；,以波形文件形式保存（后缀为,.,vwf）,。,2025/4/28 周一,41,打开波形编辑器绘制测试向量波形,选择命令,File,New,执行以下操作 打开波形编辑器窗口：,2025/4/28 周一,42,波形编辑器窗口,2025/4/28 周一,43,指定模拟终止时间,选择命令,Edit,End Time,在对话框中操作,（本例为,300 ns,）,2025/4/28 周一,44,引入欲观察的结点（信号）名,选择命令,Edit,Insert Node or Bus,；,或直接键入结点名；或点击,Node Finder,出现,结点查找器窗口,搜索,结点名,2025/4/28 周一,45,在结点查找器窗口中查找结点,2025/4/28 周一,46,结点名引入波形编辑器后的操作,编辑输入激励信号波形：,2025/4/28 周一,47,输入激励信号波形编辑完毕后的结果,形成完整的测试向量（,本实例为半加器的输入激励波形,）：,2025/4/28 周一,48,执行模拟（,本例为功能模拟,）,使用命令,Processing,Simulator Tool,，出现模拟器窗口：,2025/4/28 周一,49,模拟结果示例（,功能模拟,）,本实例为半加器功能模拟结果,：,2025/4/28 周一,50,执行模拟（,本例为时序模拟,）,2025/4/28 周一,51,模拟结果示例（,时序模拟,）,本实例为半加器时序模拟结果,：,2025/4/28 周一,52,可编程器件的物理实现,（1）,确定电路的输入/输出,端口和引脚的对应关系,；,（2）将设计结果下载到可编程器件中，使之变成所希望,的集成电路，这个过程称为,编程,（,Programming）。,53,引脚分配,如果设计者未明确地指定端口和引脚的对应关系，则是把引脚分配的权力交给了编译器；,如果设计者部分地指定了引脚分配关系，则未指定的引脚分配由编译器自动处理；,如果设计者完全规定了引脚的分配关系，则编译器将严格遵照设计者的指定形成编程文件。,2025/4/28 周一,54,引脚分配实例,实例为前面介绍过的半加器，并且,编译之前指定目标器件为,EPM7032SLC44-5；,编译之前未指定引脚分配；,编译时由编译器自动指定引脚分配，其结果记录在文件,half_adder.qsf,中；,为了观察,编译器自动指定引脚分配情况,：,使用命令,AssignmentsPin Planner,打开引脚规划器（,Pin Planner）,2025/4/28 周一,55,引脚分配实例（,引脚规划器示例,）,2025/4/28 周一,56,引脚分配实例（,观察引脚分配结果,）,观察引脚分配结果,的方法：,鼠标,移至已被分配的,引脚,（涂有,深色,）,将显示对应,端口名称,。,观察结果：,x,被分配到引脚24；,y,被分配到引脚21；,half_sum,被分配到引脚4；,half_cout,被分配到引脚5。,鼠标,2025/4/28 周一,57,手工指定引脚分配,部分改变上述引脚分配的实例：,输入端口,x,分配给引脚,8,；,输入端口,y,分配给引脚,9,其余引脚留给,Quartus,自动分配。,在,Pin Planner,的引脚列表中操作：,2025/4/28 周一,58,观察手工指定引脚分配的结果,使用命令,View|Show Fitter Placement,（,或者需要,2,次使用此命令）,2025/4/28 周一,59,使手工指定引脚分配有效,重新编译,才能,使手工指定引脚分配有效,；,观察重新编译后的引脚分配,引脚,24,变白色；,引脚,21,变白色；,引脚,8,变红色；,引脚,9,变红色；,2025/4/28 周一,60,取消,此前对,引脚,的,指定,使用命令,Assignments|Remove Assignments,在弹出的窗口中操作：,Pin,Location&Routing,Assignments,2025/4/28 周一,61,对目标器件编程,仍然沿用前文所用加法器的例子；,实际上，编译完成之后就已经产生了编程文件（后缀为.,pof）；,编程之前再检查一遍，确保：,已经选定了合适的目标器件；,经过模拟验证，电路的功能和时序关系和预期相符；,输入/输出端口的引脚分配符合要求,。,2025/4/28 周一,62,可编程器件通过专用电缆和计算机相连,2025/4/28 周一,63,对目标器件编程的步骤,使用命令,ToolsProgrammer,打开编程模块窗口，目标器件名和编程文件名必须正确地显示在该窗口中点击,Hardware Setup,按钮,2025/4/28 周一,64,对目标器件编程的步骤（续）,在出现的硬件设置对话框中操作：,2025/4/28 周一,65,对目标器件编程的步骤（续）,回到编程器窗口在该窗口中操作，启动编程,2025/4/28 周一,66,