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计算机硬件系统组成,(,章节分配,),运 算 器,控 制 器,主存储器,输入设备,输出设备,总线和,I/O,接口,高速缓存,虚拟存储器,(,磁盘设备,),第一部分,(2,3,章,),第二,部分,(5,6,章,),第三,部分,(4,7,8,章,),第四部分,(9,10,章,),第,2,章 计算机的逻辑部件,(,目录部分,),2.1,计算机中常用的组合逻辑电路,2.2,时序逻辑电路,2.3,阵列逻辑电路,2.4,习题与作业,第,2,章 计算机的逻辑部件,(,常用组合逻辑电路,),组合电路,：输出仅由输入决定，与电路当前状态无关；电路结构中,无,反馈环路（无记忆）,第,2,章 计算机的逻辑部件,(常用组合逻辑电路,),三态电路,异或门及应用,3,加法器,4,算术逻辑单元,5,译码器,6,数据选择器,第,2,章 计算机的逻辑部件,(2.1.1,三态电路,),三态电路,(,三态输出门,),：总线接口电路。,TS,门是,Three State Output Gate,的缩写，是计算机中广泛使用的特殊门电路。,三态门在工作状态下，输出可为逻辑“,1”,和逻辑“,0”,。在禁止态下，输出高阻抗,(,Z,状态,),表示输出端悬浮，此时该门电路与其它门电路无关。,第,2,章 计算机的逻辑部件,(2.1.1,三态电路,),三态反相门,功能表,EN=0,EN=1,Y,高阻态,三态门的应用,数据总线结构只要控制各个门的,EN,端轮流为,1,，且任何时刻仅有一个为,1,，就可以实现各个门,分时,地向总线传输。,实现数据双向传输,EN=1,，,G1,工作，,G2,高阻，,A,经,G1,反相送至总线；,EN=0,，,G1,高阻，,G2,工作，总线数据经,G2,反相从,Y,端送出。,第,2,章 计算机的逻辑部件,(2.1.1,三态电路,),异或门,A B=AB+AB,真值表：,A B Y,0 0 0,0 1 1,1 0 1,1 1 0,相同为 不同为,同或门,A B=AB+A B,真值表：,A B Y,0 0 1,0 1 0,1 0 0,相同为,1,不同为,0,1 1 1,异或门的应用,第,2,章 计算机的逻辑部件,(2.1.2,异或门及其应用,),可控原,/,反码输出电路,半加器,数码比较器,奇偶检测电路,第,2,章 计算机的逻辑部件,(2.1.3,加法器,),加法器,是计算机基本运算部件之一,.,不考虑进位输入时，两数码,Xn,、,Yn,相加称为,半加,.,Hn=XnYn+XnYn=XnYn,(2.10),图,2.11,半加器的功能表和逻辑图,全加和,Fn,和进位输出,Cn,的表示式分别为：,Fn=XnYnCn-,1,+XnYnCn-,1,+XnYnCn-,1,+XnYnCn-,1,Cn=XnYnCn-,1,+XnYnCn-,1,+XnYnCn-,1,+XnYnCn-,1,若考虑低位进位输入,C,n-1,相加，则称为,全加器,。,简单串行级联的,4,位全加器如下图所示：,将,4,个全加器相连可得,4,位加法器,但其加法时间长,。因为其位间进位是串行传送的。,本位全加和,Fi,必须等低位进位,Ci-,1,来到后才能进行，加法时间与位数有关,。只有改变进位逐位传送的路径，才能提高加法器工作速度。,1 1 1 1,+0 0 0 1,解决办法之一是采用“,超前进位产生电路,”来,同时形成各位进位,，从而实行快速加法。我们称这种加法器为超前进位加法器。根据各位进位的形成条件，可分别写出,Ci,的逻辑表达式：,C,1,=X,1,Y,1,+(X,1,+Y,1,)C,0,形成,C1,的条件,:,1.,X1,Y1,均为,1,;2.,X1,Y1,任意为,1,且,C0,为,1,即,:,形成,C2,的条件,:,1.,X2,Y2,均为,1,;2.,X2,Y2,任意为,1,且,X1,Y1,均为,1,3.,X2,Y2,任意为,1,同时,X1,Y1,任意为,1,且,C0,为,1,即,:,C2=X2Y2+(X2+Y2),X,1,Y,1,+(X2+Y2),(,X,1,+Y,1,)C,0,(2.14),C4,=X4Y4+(X4+Y4),X3Y3+.(,X,1,+Y,1,)C,0,C3,=X3Y3+(X3+Y3),X2Y3+.(,X,1,+Y,1,)C,0,定义,:,Pi=Xi+Yi,称为进位传递函数,Gi=XiYi,称为进位产生函数,下面引入,进位传递函数,Pi,(pass),进位产生函数,Gi,的概念,(generate),Gi,的意义是：当,XiYi,均为“,1”,时定会产生向高位的 进位,.,Pi,的意义是：当,Xi,和,Yi,中有一个为“,1”,时，若同时低位有进位输入，则本位也将向高位传送进位,.,(2.18),(2.19),(2.16),(2.17),将,Pi,Gi,代入,Ci,得到：,C,1,=G,1,+P,1,C,0,C,2,=G,2,+P,2,C,1,=G,2,+P,2,(G,1,+P,1,C,0,)=G,2,+P,2,G,1,+P,2,P,1,C,0,C,3,=G3,+P,3,G,2,+P,3,P,2,G,1,+P,3,P,2,P,1,C,0,C,4,=G,4,+P,4,G,3,+P,4,P,3,G,2,+P,4,P,3,P,2,G,1,+P,4,P,3,P,2,P,1,C,0,(2.20),当全加器的输入均取反码时，它的输出也均取反码。（应用反演律采用与非、或非、与或非表示）将上式改写成如下：,C,1,=P,1,+G,1,C,0,C,2,=P,2,+G,2,P,1,+G,2,G,1,C,0,C,3,=P,3,+G,3,G,2,+G,3,G,2,P,1,+G,3,G,2,G,1,C,0,C,4,=P,4,+G,4,P,3,+G,4,G,3,P,2,+G,4,G,3,G,2,P,1,+G,4,G,3,G,2,G,1,C,0,由,P,i,、,G,i,定义，也可把半加和改写成以下形式：,H,i,=P,i,G,i,(2.28),(2.24),(2.25),图,2.14,四位超前进位加法器,第,2,章 计算机的逻辑部件,(,加法器,),思考题,1.,设有,n,位数据相加，采用串行进位方法，设低位向高位的进位延迟时间为,t1,，,1,个全加器完成加法的时间为,t2,，那么一次加法运算需要的时间为,。（,(n-1)t1+t2,）,2.,某计算机字长,64,位，加法器每,4,位构成,1,个小组，每,4,个小组构成,1,个大组，全加器进位延迟时间为,20ns,，求和延迟时间为,30ns,，小组内并行进位的延迟时间，大组内和大组间的并行进位的延迟时间均为,20ns,，请回答完成一次加法运算的时间：,(1),采用串行进位,(2),小组内采用并行进位，小组间串行进位,(3),采用两级分组，小组内并行进位，大组内也并行进位，大组间串行进位,(4),采用两级分组，小组内、大组内和大组间均采用并行进位,30,20,Y,0,X,0,F,0,C,1,C,0,第,0,位,Y,1,X,1,F,1,C,2,第,1,位,Y,2,X,2,F,2,C,3,第,2,位,Y,3,X,3,F,3,C,4,第,3,位,1.,假设全加器,进位延迟时间为,20ns,求和延迟时间为,30ns,.,40,60,80,0,30,30,30,求和延迟,30ns,进位延迟,20ns,第,0,位,第,1,位,第,2,位,第,3,位,20*3+30,第,2,章 计算机的逻辑部件,(,加法器,),思考题,第,2,题,2.,当被加数为全,1,，加数最低位为,1,（其余位均为,0,）时加法时间最长，今计算完成一次加法的最长时间（最后一次进位和加法同时进行）,(1)=63,位串行进位时间,+,加法时间,=63*20+30=1290ns,(2),小组内采用并行进位，小组间串行进位,=,小组串行进位,+,加法时间,=15*20+30=330ns,(3),采用两级分组，小组内并行进位，大组内也并行进位，大组间串行进位,=,小组形成,P,G,时间,+,大组间串行进位,+,加法时间,=20+4*20+30=130ns,(4),采用两级分组，小组内、大组内和大组间均采用并行进位,=,产生,P,G,时间,+,大组间进位,+,第,4,大组进位延迟时间,+,加法时间,=20+20+20+30=90ns,2.1.4,算术逻辑单元（简称,ALU,）,ALU,是一种功能较强的组合逻辑电路。它能进行多种,算术运算和逻辑运算,。,ALU,的基本逻辑结构是,超前进位加法器,，它通过改变加法器的进位产生函数,G,和进位传递函数,P,来获得多种运算能力。下面通过介绍,SN74181,型四位,ALU,中规模集成电路了介绍,ALU,的原理。,在图,2.15,中功能表中，“加”表示算术加，“,+”,表示逻辑加。它能执行,16,种算术运算和,16,种逻辑运算，,M,是状态控制端，,M=H,执行逻辑运算；,M=L,执行算术运算。,S0 S3,是运算选择端，它决定电路执行哪种算术运算或逻辑运算。,S,0,S,1,S,2,S,3,L L L L,L L L H,L L H L,L L H H,L H L L,L H L H,L H H L,L H H H,H L L L,H L L H,H L H L,H L H H,H H L L,H H L H,H H H L,H H H H,A,A+B,AB,“0”,AB,B,A,B,AB,A+B,A,B,B,AB,“1”,A+B,A+B,A,A,A+B,A+B,减,1,A,加,(AB),(AB),加,(A+B),A,减,B,减,1,(AB),减,1,A,加,(AB),A,加,B,(AB),加,(A+B),(AB),减,1,A,加,A,A,加,(A+B),A,加,(A+B),A,减,1,A+1,(A+B),加,1,(A+B),加,1,“0”,A,加,(AB),加,1,(AB),加,(A+B),加,1,A,减,B,AB,A,加,(AB),加,1,A,加,B,加,1,(AB),加,(A+B),加,1,(AB),A,加,A,加,1,A,加,(A+B),加,1,A,加,(AB),加,1,A,正 逻 辑,M=H,逻辑运算,M=L,算术运算,Cn=1 Cn=0,图,2.15,四位,ALU,功能表,图,2.15,四位,ALU,逻辑图,第,2,章 计算机的逻辑部件,(ALU)SN74181,以,S,3,S,2,S,1,S,0,=HLLH,时为例，当,M=L,：,门,1,4,输出为：,A,i,B,i,门,5,8,输出为：,A,i,+B,i,.,根据进位和传递函数的定义，,门,1,4,，门,5,8,即,A,i,、,B,i,为输入的,Pi,、,Gi.,异或门,21,，,23,，,25,，,27,为半加和。,门,13,、,14,、,15,、,16,、,19,为超前进位的,C,n,C,0,C,1,C,2,C,3,。,F,30,是以,(A,3,、,A,2,、,A,1,、,A,0,),、,(B,3,、,B,2,、,B,1,、,B,0,),及,C,n,全加和的反码。,当,C,n,=1,时，,F=A,加,B,当,C,n,=0,时，,F=A,加,B,加,1,当,M=H,：,Fi=A,i,B,i,=A,i,B,i,用,四片,74181,电路可组成,16,位,ALU,。如下图片内进位是快速的，但片间进位是逐片传递的，因此总的形成时间还是是比较长的。,如果把,16,位,ALU,中的每四位作为一组，用类似位间快速进位的方法来实现,16,位,ALU,（四片,ALU,组成），那么就能得到16,位快速,ALU,。推导过程,:,图,2.10,和前面讲过的一位的进位产生函数,G,i,的定义相似，四位一组的进位产生函数,G,N,为,“,1,”,的条件有以下四个中的任一个：,(1)X,3,，,Y,3,均为,“,1,”,，即,G,3,=1,；,(2)X,3,，,Y,3,中有一个为,“,1,”,，同时,X,2,，,Y,2,均为,“,1,”,，即,P,3,G,2,=1,；,(3)X,3,，,Y,3,中有一个为,“,1,”,，同时,X,2,，,Y,2,中有一个为,“,1,”,，同时,X,1,，,Y,1,均为,“,1,”,，即,P,3,P,2,G,1,=1,；,(4)X,3,，,Y,3,中有一个为,“,1,”,，同时,X,2,，,Y,2,中有一个为,“,1,”,，同时,X,1,，,Y,1,中有一个为,“,1,”,，同时,X,0,，,Y,0,均为,“,1,”,，即,P,3,P,2,P,1,G,0,=1,。依此，可得,G,N,的表达式为：,G,N,=G,3,+P,3,G,2,+P,3,P,2,G,1,+P,3,P,2,P,1,G,0,(2.29),四位一组的组进位传递函数,P,N,为,“,1,”,的条件为：,X,3,，,Y,3,中有一个为,“,1,”,，同时,X,2,，,Y,2,中有一个为,“,1,”,，同时,X,1,，,Y,1,中有一个为,“,1,”,，同时,X,0,，,Y,0,中有一个为,“,1,”,。依此，可得,P,N,的表达式为,P,N,=P,3,P,2,P,1,P,0,(2.30),把图,2.10,所示的第,0,片,ALU,向第,片、第,片向第,片、第,片向第,片传送的进位分别命名为,C,n+X,、,C,n+Y,、,C,n+Z,只要把式,(2.20),、,(2.21),、,(2.22),中的,G1,，,G2,，,G3,分别换以,G,N0,，,G,N1,，,G,2,，把,P,1,，,P,2,，,P,3,分别换以,P,N0,，,P,N1,，,P,2,，把,C,0,换以,C,n,，即可得,C,n+X,，,C,n+Y,、,C,n+Z,的表达式如下：,图,2.17,与,74181,型,ALU,连用的超前进位产生电路,图,2.18 16,位快速,ALU,第,2,章 计算机的逻辑部件,(2.1.4,算术逻辑单元,),译码：把某组编码翻译为唯一的输出，实际应用中要用到的有地址译码器和指令译码器。,译码器：有,24,译码器、,38,译码器（,8,选,1,译码器）,和,416,译码器（即,16,选,1,译码器）等多种。,书中介绍的是,24,译码器的组成及应用,例如：,38,译码器，即,8,选,1,译码器的输入信号有三个：,C,、,B,、,A,（,A,为低位），三位二进制数可组成,8,个不同数字，因此可分别选中输出,Y,0,到,Y,7,的某一个输出故称为,8,选,1,译码器在资料手册中的型号为,74138,。,第,2,章 计算机的逻辑部件,(2.1.5,译码器,),Y,0,Y,1,Y,2,Y,3,Y4,Y,5,Y,6,Y,7,G,1,G,2A,G,2B,C,B,A,下图分别为译码器引脚图和输入输出真值表,其中：,G,1,、,G,2A,、,G,2B,为芯片选择端，,G,1,高电,平有效，而,G,2A,、,G,2B,为低电平有效。,输 入 输 出,C B A Y,7,Y,6,Y,5,Y,4,Y,3,Y,2,Y,1,Y,0,00001111,00110011,01010101,11111110,11111101,11111011,11110111,11101111,11011111,10111111,01111111,74LS138,第,2,章 计算机的逻辑部件,(,译码器,),第,2,章 计算机的逻辑部件,(ALU)SN74181,逻辑功能是在地址选择信号的控制下，从多路数据中选择一种作为输出信号。又称多路开关或多路选择器。以四选一选择器为例：,F,D0,D1,D2,D3,A1,A0,地址,A1A0,输出,F,0 0 D0,0 1 D1,1 0 D2,1 1 D3,第,2,章 计算机的逻辑部件,(2.1.6,数据选择器,),S1 S0,Di,E,Y,1,0,1,0,0 1,0 0,0,0,0,0,D3,D2,D1,D0,D0,D1,D2,D3,第,2,章 计算机的逻辑部件,(2.2,时序逻辑电路,),触发器,电位触发方式触发器：,由,0,或,1,电平直接触发,边沿触发方式触发器：,有正跳变（上升沿）触发或负跳变下降沿）触发,主,-,从触发方式触发器：,主从分级触发，主要用于组成计数器,寄存器和移位寄存器,计数器,第,2,章 计算机的逻辑部件,(2.2,时序逻辑电路,),寄存器和移位寄存器,计数器,寄存器,是计算机的一个重要部件，用于暂存数据、指令等。它,由触发器和一些控制门组成,。在寄存器中，常用的是正边沿触发,D,触发器和锁存器。,计数器是计算机、数字仪表中常用的一种电路。,计数器按时钟作用方式来分，有,同步计数器,和,异步计数器,两大类计数器按计数顺序来分，有二进制、十进制两大类,阵列逻辑电路近年来得到了迅速的发展。“,阵列”是指逻辑元件在硅芯片上以阵列形式排列,，,这种电路具有设计方便、芯片面积小、产品成品率高、用户自编程、减少系统的硬件规模等优点,第,2,章 计算机的逻辑部件,(2.3,阵列逻辑电路,),常见的阵列逻辑电路有：,读写存储器,(random access memory,，简称,RAM),只读存储器,(read only memory,，简称,ROM),可编程序逻辑阵列,(programmable logic array,，简称,PLA),可编程序阵列逻辑,(programmable array logic,，简称,PAL),通用阵列逻辑,(general array logic,，简称,GAL),门阵列,(gate array,，简称,GA),宏单元阵列,(macrocell array,，简称,MA),可编程门阵列,(programmable gate array,，简称,PGA),一般把除读写存储器的阵列逻辑电路统称为可编程序逻辑器件,(programmable logic devices,，简称,PLD),。在本节中将介绍,ROM,，,PAL,，,PLA,，,GAL,，,GA,，,MA,和,PGA,等器件。,ROM,的结构,只读存储器,(read only memory,，简称,ROM),也是一类重要的阵列逻辑电路。在计算机中，常常要存储固定的信息,(,如监控程序、函数、常数等,),。,ROM,主要由,全译码的地址译码器,和,存储单元体,组成,，,前者,是一种,“,与,”,阵列（组成全部地址的最小项,）,，,后者,则是,“,或,”,阵列,，,它们都以阵列形式排列。,存储体中写入的信息是由用户事先决定的，因此是,“,用户可编程,”,的，而地址译码器则是,“,用户不可编程,”,的。,ROM,的类型,1,）,EPROM,：熔丝型；一次熔断，不能更改。,（,2,）,EEPROM,（,E,2,PROM,）：紫外线擦除或电擦除型，可反复修改。,MROM,：掩模型，制造厂商制造时同时做好第,2,章 计算机的逻辑部件,(2.3.1,只读存储器,ROM),1011,保留熔丝,:0,熔断：,1,A,0,A,1,A,2,0 0 0 0,A,0,A,1,A,2,第,2,章 计算机的逻辑部件,(2.3.2,可编程序逻辑阵列 PLA,),可编程序逻辑阵列,(programmable logic array,，简称,PLA),是,ROM,的变种，也可以说是一种新型的,ROM,。它和,ROM,不同之处是,PLA,的与阵列、或阵列都是用户可编程的,。,PLA,在组成控制器、存储固定函数以及实现随机逻辑中有广泛的应用。,下面通过把一张信息表（表,2.1,）存入,PLA,的过程来说明它的原理。,将,F,i,中每个不同的乘积项都用,P,i,表示,1.,信息表,2.,写出,F,i,的与或式,第,2,章 计算机的逻辑部件,(2.3.2,可编程序逻辑阵列 PLA,),3.,P,0,P,7,=,？,思考题：,P,i,相当于,ROM,阵列中的哪种逻辑？,F,i,相当于,ROM,阵列中的哪种逻辑？,4.,将信息存入,PLA,阵列中,将,P,i,存入,PLA,的与阵列中（二极管组成的与阵列）,将,F,i,存入,PLA,的或阵列中（三极管组成的或阵列）,问题,1,：,当,I,0,=1,时、,F,0,=,？,当,I,0,=0,时、,F,0,=,？,问题,2,：当,I,3,I,2,I,1,I,0,=1011,时，,F,0,F,7,=,？,问题,3,：,相对于,ROM,来说，,PLA,具有哪些特点？,5.PLA,器件的电路图,问题：,（,1,）输入、输出和,P,项分别是多少个？,(2,）存储阵列是多大？,(3,）异或门的输入端通过熔丝接地具有哪些作用？,