时序逻辑电路-.pptx

11.重点掌握的内容重点掌握的内容 (1).同步时序电路的分析同步时序电路的分析/设计方法设计方法 (2).集成计数器实现任意进制计数器集成计数器实现任意进制计数器2.作业题作业题 【5.1】【】【5.4】【】【5.6】【】【5.7】【】【5.16】3.建议练习题建议练习题 【5.5】【】【5.8】【】【5.11】【】【5.12】【】【5.13】学习提示学习提示包括同步和异步时序电包括同步和异步时序电路，以同步电路为重点路，以同步电路为重点只要求同步电路的设计；只要求同步电路的设计；包括计数器和串行数据包括计数器和串行数据检测器检测器实验四电路设计实验四电路设计 组合电路与时序电路的区别组合电路与时序电路的区别25.1 时序电路的基本概念时序电路的基本概念1.组合电路：组合电路：电路输出只与电路的输入有关，电路输出只与电路的输入有关，与电路的前一时刻的状态无关。与电路的前一时刻的状态无关。2.时序电路：时序电路：取决于该时刻电路的输入取决于该时刻电路的输入还取决于前一时刻电路的状态还取决于前一时刻电路的状态电路在某一时刻的输出电路在某一时刻的输出图图图图3-1 3-1 组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路 图图5-5 例例5-2的电路图的电路图例如：例如：组合逻组合逻组合逻组合逻辑电路辑电路辑电路辑电路触发器记录触发器记录触发器记录触发器记录电路原状态电路原状态电路原状态电路原状态时序电路时序电路=组合电路组合电路+触发器触发器35.1.1 时序电路的分类时序电路的分类1.按按FF的的触触发发时时间间同步时序逻辑电路同步时序逻辑电路异步时序逻辑电路异步时序逻辑电路所有触发器状态的变化都是在所有触发器状态的变化都是在同一同一时钟信号时钟信号操作下操作下同时同时发生。发生。所含触发器状态的变化所含触发器状态的变化不是同时不是同时发生。发生。图图图图5-26 5-26 异步异步异步异步3 3位二进制加法计数器电路图位二进制加法计数器电路图位二进制加法计数器电路图位二进制加法计数器电路图例如：例如：图图图图5-2 5-2 例如：例如：42.按按输输出出控控制制方方式式米利型电路米利型电路莫尔型电路莫尔型电路输出不仅取决于存储电路的状态，而且还决定于电输出不仅取决于存储电路的状态，而且还决定于电路路当前的输入。当前的输入。输出仅决定于存储电路的状态，与电路当前的输出仅决定于存储电路的状态，与电路当前的输入无关。输入无关。电路的电路的电路的电路的状态状态状态状态55.1.2 时序电路的基本结构和描述方法时序电路的基本结构和描述方法1.基本电路结构基本电路结构图图5-1 时序电路结构框图时序电路结构框图组合电路组合电路+触发器触发器必有：触发器（及时钟信号）必有：触发器（及时钟信号）可无：输入可无：输入X，输出，输出Y外部外部外部外部输入输入输入输入状态变量状态变量状态变量状态变量外部外部外部外部输出输出输出输出激励激励激励激励/驱驱驱驱动信号动信号动信号动信号原状态原状态:Q状态变量：状态变量：Q新状态新状态:Q*62.逻辑功能描述方法逻辑功能描述方法1）逻辑表达式法）逻辑表达式法 列列4个方程（组）个方程（组）输出方程输出方程Y表达式表达式 FF驱动方程驱动方程Z表达式表达式 FF次态方程次态方程/状态方程状态方程Q表达式表达式 时钟方程时钟方程:触发器时钟信号逻辑表达式。触发器时钟信号逻辑表达式。外部外部外部外部输入输入输入输入状态变量状态变量状态变量状态变量外部外部外部外部输出输出输出输出激励激励激励激励信号信号信号信号触发器输入信号逻辑表达式触发器输入信号逻辑表达式72）状态转换）状态转换表表法法以表格形式体现：时序电路全部工作状态的循环情况。以表格形式体现：时序电路全部工作状态的循环情况。3）状态转换）状态转换图图法法以图形方式体现：时序电路全部工作状态的循环情况。以图形方式体现：时序电路全部工作状态的循环情况。4）时序）时序/波形波形图法图法以高低电平信号形式体现：时序电路全部工作状态的循以高低电平信号形式体现：时序电路全部工作状态的循环情况。环情况。85.2 同步时序电路的分析方法同步时序电路的分析方法5.2.1 同步时序电路的分析同步时序电路的分析任务任务已知时序电路已知时序电路说明逻辑功能说明逻辑功能分分 析析5.2.1 同步时序电路的分析同步时序电路的分析步骤步骤电路图电路图列时钟方程、驱动列时钟方程、驱动方程、输出方程方程、输出方程求状态方程求状态方程求状态表、状态图、求状态表、状态图、时序图时序图13将驱动方将驱动方程代入特程代入特性方程性方程判断电路逻辑功能判断电路逻辑功能2计算计算9【例例5-1】分析时序电路的逻辑功能分析时序电路的逻辑功能解：为解：为同步同步时序电路，无输入，有输出时序电路，无输入，有输出Y。图图5-2（1）列相关方程）列相关方程驱驱动动方方程程 时钟方程（略）时钟方程（略）输出方程：输出方程：方法：将驱动方程代入方法：将驱动方程代入JKFF的特性方程。的特性方程。10 求求FF次态方程：次态方程：也称电路的状态方程。也称电路的状态方程。状态方程状态方程:驱驱动动方方程程11（2）列状态转换表）列状态转换表/转换图、时序图转换图、时序图状态表：状态表：体现电路全部工作状态的循环情况体现电路全部工作状态的循环情况。列列表表5-1状态转换表状态转换表表表5-2状态表形式状态表形式2原状态原状态次态次态不在循不在循不在循不在循环内环内环内环内CLK顺序顺序0123450 0 00 0 10 1 00 1 11 0 00 0 0000010011 0 10 1 110011 1 0 0 1 010011 1 10 0 1100 0 00 0 10 1 00 1 11 0 00 0 10 1 00 1 11 0 00 0 0000011 0 11 1 01 1 10 1 1 0 1 0 0 0 111112状态图：状态图：图图5-3 状态转换图状态转换图000001010011100101110111/0/0/0/0/1/1/1/1无效态：无效态：101,110,111有效态：有效态：000100自启动：无效态可转换为有效态自启动：无效态可转换为有效态Q3Q2Q1/Y注意注意Q端顺序端顺序和和X,Y的标法的标法无效状态无效状态有效状态有效状态有效循环有效循环图图5-4 时序图时序图13 时序图时序图/波形图波形图：以波形方式体现电路状态随时间变化的情况。以波形方式体现电路状态随时间变化的情况。00000100101100100010Y输出下降沿输出下降沿在第在第5个时钟个时钟 下降沿下降沿 可维持可维持可维持可维持一个时一个时一个时一个时钟周期钟周期钟周期钟周期14（3 3）电路功能）电路功能:功能：五进制（加法）计数器，功能：五进制（加法）计数器，Y为进位输出。为进位输出。依状态表依状态表/图或时序图判断图或时序图判断状态图状态图时序图时序图15【例例5-2】分析时序电路的逻辑功能分析时序电路的逻辑功能同步同步时序电路，时序电路，输入输入A，输出，输出Y。图图5-5（1）列相关方程）列相关方程时钟方程（略）时钟方程（略）输出方程：输出方程：驱驱动动方方程程16 求求FF次态方程次态方程/电电路状态方程路状态方程：方法：将驱动方程代入方法：将驱动方程代入JKFF的特性方程。的特性方程。状态方程状态方程:驱驱动动方方程程17（2）列状态转换表）列状态转换表/转换图、时序图转换图、时序图状态表：状态表：方法：设初态方法：设初态Q2Q1=00，并分别考虑，并分别考虑A=0、A=1两种情况两种情况下的状态转换。下的状态转换。表表5-3：转换表：转换表（A=1）表表5-4：转换表：转换表（A=0）18状态图：状态图：图图5-6 状态转换图状态转换图000110110/0A/YQ2Q10/10/00/01/01/01/11/0（3）电路功能电路功能:可控计数器可控计数器A=1时，是四进制减法计数器时，是四进制减法计数器A=0时，是四进制加法计数器时，是四进制加法计数器 时序图（略）时序图（略）A A A A为控为控为控为控制端制端制端制端 195.3 寄存器寄存器5.3.1 寄存器和移位寄存器结构组成和工作原理寄存器和移位寄存器结构组成和工作原理1.1.寄存器寄存器基本功能：寄存（少量）二值代码。基本功能：寄存（少量）二值代码。构成：构成：由由n个个FF构成，寄存构成，寄存n位数据。位数据。以以4 4位寄存器为例位寄存器为例介绍结构组成和工作原理：介绍结构组成和工作原理：图图5-7 4位寄存器位寄存器1）4位寄存器结构组成：位寄存器结构组成：4个个FF：边沿：边沿DFF（上升沿）（上升沿）数据输入数据输入：D0D3数据输出数据输出：Q0Q3异步置异步置0 0端端：RD（低有效）（低有效）并行输入并行输入并行输出并行输出异步置零异步置零负逻辑负逻辑负逻辑负逻辑非门非门非门非门 202）4位寄存器工作原理：位寄存器工作原理：图图5-7 4位寄存器位寄存器 寄寄存存：RD=1 时时，CLK上升沿送数上升沿送数。即有：。即有：保保持持:在在RD=1、CLK上上升升沿沿以以外外时时间间，寄寄存存器器内容将保持不变。内容将保持不变。清清零零：RD=0 时时，异异步步清零。即有：清零。即有：212.移位寄存器移位寄存器基本功能：存放并基本功能：存放并可移动可移动二进制数二进制数(在脉冲的作用下左移或右移在脉冲的作用下左移或右移)。构成：构成：由由n个个FF构成，可寄存、移动构成，可寄存、移动n位数据。位数据。以以4 4位（单向）移位寄存器为例位（单向）移位寄存器为例介绍：介绍：1）结构组成：）结构组成：图图5-8 4位移位寄存器位移位寄存器4个个DFF串联串联输入方式：串行输入方式：串行输出方式：串行、并行输出方式：串行、并行222）工作原理）工作原理 4个个DFF串联串联4个个FF同时动作，同时寄存数据，数据来源：同时动作，同时寄存数据，数据来源：（特性方程特性方程）由此：每个时钟上升沿，由此：每个时钟上升沿，FF0寄存寄存DI端数据；同时端数据；同时FF0、FF1、FF2中的数据右移一位。中的数据右移一位。Di=Qi-123数据寄存及移动举例：数据寄存及移动举例：以移入以移入1010为例：为例：4 4个个CLKCLK后，全部移入。后，全部移入。可在并行输出端得到。可在并行输出端得到。表表5-5 5-5 代码移动情况代码移动情况10000No.1No.2245.3.2 集成（移位）寄存器及其应用集成（移位）寄存器及其应用1.1.集成寄存器集成寄存器1）4位寄存器位寄存器74LS175：TTL型型图图5-9 74LS175内含内含4个边沿个边沿DFF（上升沿）（上升沿）25表表5-6 74LS175的功能表的功能表具体功能：具体功能：寄存、保持、清寄存、保持、清0输输 入入 信信 号号输输 出出 信信 号号RDCLKDiQiQi01110或或110010保持保持101保持保持262）8位位寄存器寄存器(74LS374)/锁存器锁存器(74LS373)：寄存器寄存器(74LS374)：上升沿寄存，有三态功能上升沿寄存，有三态功能图图5-10 引脚图引脚图表表5-7 功能表功能表27 锁存器锁存器(74LS373)：CLK高电平时锁存数据高电平时锁存数据，有三态功能，有三态功能图图5-11 引脚图引脚图表表5-8 功能表功能表 374、373比较：仅触发特性不同，其他相同比较：仅触发特性不同，其他相同282.4位集成位集成双向移位寄存器双向移位寄存器74LS194图图5-12 74LS194输入方式：输入方式：串行、并行；串行、并行；输出方式：输出方式：串行、并行串行、并行内含内含4个边沿个边沿DFF（上升沿）（上升沿）29左移左移:Di=Qi+1双向：双向：Di=SQi-1+SQi+1S=1 右移，右移，S=0 左移。左移。右移右移:Di=Qi-1控制端控制端控制端控制端RDS1 S0CLK功能（寄存器状态）功能（寄存器状态）01111 0 00 11 01 1清零清零（Q3 Q2Q1Q0=0000）保持保持（Q3*Q2*Q1*Q0*=Q3 Q2Q1Q0）右移右移（Qi*=Qi-1）左移左移（Qi*=Qi+1）并行输入（并行输入（Q3*Q2*Q1*Q0*=D3D2D1D0）30 74LS194的的功能功能表表5-9 194的功能表的功能表RD、S1、S0组合决定各种功能：组合决定各种功能：31 74LS194的的扩展扩展用两片用两片194接成接成8位双向移位寄存器：位双向移位寄存器：(1)(2)图图5-13 两片两片194扩展图扩展图左移左移右移右移323.移位寄存器的应用移位寄存器的应用构成其他电路：构成其他电路：计数器、顺序脉冲发生器、串行累加器等计数器、顺序脉冲发生器、串行累加器等数据格式转换：数据格式转换：串行串行并行，并行并行，并行串行串行 应用举例：构成顺序脉冲发生器应用举例：构成顺序脉冲发生器图图5-14 顺序脉冲发生器顺序脉冲发生器结构：结构：4位移位寄存器位移位寄存器+或非门或非门33状态转换图：状态转换图：图图5-15时序图：时序图：图图5-16功能：功能：Q0Q3端将依次输端将依次输 出正脉冲并循环。出正脉冲并循环。状态方程：状态方程：Q3*=Q2Q2*=Q1Q1*=Q0Q0*=(Q2+Q1+Q0)1.有效状态等于触发器有效状态等于触发器个数个数 。2.不需译码。不需译码。特点：特点：345.4 计数器计数器在数字电路中，能够在数字电路中，能够记录输入脉冲个数记录输入脉冲个数的电路称为计数器。的电路称为计数器。分类：分类：按计数器中触发器动作时间按计数器中触发器动作时间同步计数器同步计数器异步计数器异步计数器按计数器中的数字增减按计数器中的数字增减加法计数器加法计数器减法计数器减法计数器可逆计数器可逆计数器按计数器容量按计数器容量二进制计数器（二进制计数器（n位）位）N进制计数器进制计数器十进制计数器十进制计数器35计计数数器器二进制计数器二进制计数器十进制计数器十进制计数器N N进制计数器进制计数器加法计数器加法计数器同步计数器同步计数器异步计数器异步计数器减法计数器减法计数器可逆计数器可逆计数器加法计数器加法计数器减法计数器减法计数器可逆计数器可逆计数器二进制计数器二进制计数器十进制计数器十进制计数器N N进制计数器进制计数器分类关系：分类关系：365.4.1 同步计数器结构组成及原理同步计数器结构组成及原理1.1.4 4位二进制加法位二进制加法计数器计数器基本原理基本原理:依据多依据多位二进制加法运算位二进制加法运算规则，末位加规则，末位加1时，末位状态必翻转；时，末位状态必翻转；对于高位，若第对于高位，若第i位以下皆为位以下皆为1时，时，则第则第i位应翻转。位应翻转。图图5-17 计数器计数器1 1）电路结构电路结构4个边沿个边沿JKFF（下降沿动作），构（下降沿动作），构成成4个个TFF：T=0，保持功能；，保持功能；T=1，翻转功能。，翻转功能。1 0 1 1 0 1 1+11 0 1 1 1 0 0372）原理和功能分析原理和功能分析（1）列相关方程列相关方程 FF的的驱动方程驱动方程 电路电路状态方程状态方程 电路电路输出方程输出方程FF0:T0=1FF1:T1=Q0FF2:T2=Q0Q1FF3:T3=Q2Q1Q0FF0:Q0*=Q0FF1:Q1*=Q0Q1+Q0Q1FF2:Q2*=Q0Q1Q2+(Q0Q1)Q2FF3:Q3*=Q0Q1Q2Q3+(Q0Q1Q2)Q3C=Q3Q2Q1Q038（2）列状态表、状态图、时序图列状态表、状态图、时序图设电路初态为：设电路初态为：Q3Q2Q1Q0=0000 表表5-10 状态转换表状态转换表CLK顺序顺序电电 路路 状状 态态等效等效十进十进制数制数进进 位位 输输 出出C Q3Q2Q1Q001234567891011121314151600000001001000110100010101100111100010011010101111001101111011110000012345678910111213141500000000000000001039图图5-18 状态转换图状态转换图图图5-19 时序图时序图（3）电路功能）电路功能十六进制加法计数器，十六进制加法计数器，C为进位输出信号。为进位输出信号。C输出下降沿输出下降沿在第在第16个时钟个时钟 下降沿下降沿 可维持可维持可维持可维持一个时一个时一个时一个时钟周期钟周期钟周期钟周期161540 若计数脉冲频率为若计数脉冲频率为fC，则，则Q0、Q1、Q2、Q3(及及C)端输出脉冲端输出脉冲的频率依次为的频率依次为fC的的1/2、1/4、1/8、1/16，因此又称为分，因此又称为分频器频器。时序图时序图分频应用：分频应用：计时计时，如电子如电子表就是对表就是对32768Hz的时钟源的时钟源进行进行215分频分频得到得到1Hz信号信号,然然后进行后进行计数计数实现计时的。实现计时的。计数器的重要计数器的重要应用之一：应用之一：分频分频41二进制加法计数器电路结构规律：二进制加法计数器电路结构规律：波形图波形图第第i位以下各位皆为位以下各位皆为1时，第时，第i位改变状态位改变状态T0=1T1=Q0T2=Q0Q1T3=Q2Q1Q0T4=Q0Q1Q2Q3422.4位二进制位二进制减法减法计数器计数器基本原理基本原理:依据多依据多位二进制减法规则。位二进制减法规则。末位减末位减1时，末位状态必翻转；对于高位，时，末位状态必翻转；对于高位，若第若第i位以下皆为位以下皆为0时，则第时，则第i位应翻转。位应翻转。图图5-20 减法计数器减法计数器驱动方程：驱动方程：借位输出方程：借位输出方程：1 0 1 1 1 0 0-1-1 0 1 1 0 1 143状态转换图：状态转换图：图图5-21 5-21 十六进制状态图十六进制状态图 功能：又称十六进制减法计数器。功能：又称十六进制减法计数器。443.加加/减减计数器（可逆计数器）计数器（可逆计数器）加加/减减计数器计数器加加/减控制信号减控制信号计数结果计数结果解决方案：解决方案：CLKCLK45图图5-22 16进制加进制加/减计数器减计数器单时钟方式单时钟方式加加/减脉冲用同一输入端，即减脉冲用同一输入端，即CLKI由由加加/减控制线减控制线U/D的高低电的高低电平决定加平决定加/减方式减方式电路结构电路结构加减控制加减控制U/D工作状态工作状态0加计数加计数1减计数减计数464.十进制加法十进制加法计数器计数器图图5-23 10进制计数器进制计数器 1）电路结构电路结构4 4个个个个TFFTFF，下降沿动作。，下降沿动作。，下降沿动作。，下降沿动作。2）原理和功能分析原理和功能分析（1）列相关方程列相关方程 FF的的驱动方程驱动方程47 电路电路状态方程状态方程 电路电路输出方程输出方程 FF的的驱动方程驱动方程图图5-23 48CLK顺顺 序序电电 路路 状状 态态等效等效十进制十进制数数输出输出C CQ3 Q2 Q1 Q00123456789100 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 001234567890000000000100121 0 1 01 0 1 10 1 1 0101160100121 1 0 01 1 0 10 1 0 0121340100121 1 1 01 1 1 10 0 1 014152010表表5-11 十进制状态转换表十进制状态转换表可自启动可自启动 设电路初态为设电路初态为:Q3Q2Q1Q0=000049（2）状态转换图、状态表、时序图状态转换图、状态表、时序图 图图5-24 十进制状态图十进制状态图6个无效态：个无效态：1010111110个有效态：个有效态：00001001能自启动：能自启动：无效态可变有效态无效态可变有效态50图图5-25 十进制时序图十进制时序图10000010010000C输出下降沿输出下降沿在第在第10个时钟个时钟 下降沿下降沿 可维持可维持可维持可维持一个时一个时一个时一个时钟周期钟周期钟周期钟周期1000515.4.2 异步计数器结构组成及原理（异步计数器结构组成及原理（了解了解）1.异步异步3位二进制加法位二进制加法计数器计数器 电路结构电路结构边沿边沿JKFF构成的构成的TFF（3个，仅翻转功能）个，仅翻转功能）图图5-26 异步计数器异步计数器FFFF时钟信号来源不同：时钟信号来源不同：时钟信号来源不同：时钟信号来源不同：CLKCLK0 0来自外部，来自外部，来自外部，来自外部，CLKCLK1 1=Q Q0 0，CLKCLK2 2=Q Q1 1计数脉冲计数脉冲计数脉冲计数脉冲52图图5-27 异步八进制时序图异步八进制时序图 时序图时序图CLKCLK0 0来自外部来自外部来自外部来自外部CLKCLK1 1=Q Q0 0CLKCLK2 2=Q Q1 1535.4.3 集成计数器及其应用集成计数器及其应用1.1.集成计数器集成计数器1）控制功能）控制功能（选用时参考）（选用时参考）（1）时钟控制方式时钟控制方式：同步、异步：同步、异步（2）触发方式触发方式：上升、下降沿：上升、下降沿（3）进制（模）进制（模）：n位二进制、十进制、位二进制、十进制、（4）计数方式计数方式：加、减、可逆：加、减、可逆（5）复位（清零）方式复位（清零）方式：异步、同步：异步、同步（6）使能控制使能控制：使能端加高、低电平：使能端加高、低电平（7）进、借位方式进、借位方式：进、借信号，便于级联：进、借信号，便于级联（6）置数方式：置数方式：同步、异步同步、异步542）三种集成计数器介绍：）三种集成计数器介绍：表表5-12 部分集成计数器的控制功能部分集成计数器的控制功能（1）同步）同步十十进制加法计数器：进制加法计数器：74160（2）同步）同步十六十六进制加法计数器：进制加法计数器：74161（3）同步十六进制）同步十六进制加加/减减计数器：计数器：74191型型 号号时钟时钟方式方式触发触发方式方式进进制数制数计数方计数方式式复位复位方式方式置置数方式数方式进进借位借位方式方式使使能方式能方式7490异步异步下降沿下降沿5加法加法异步异步异步置异步置9无无无无74160同步同步上升沿上升沿10加法加法异步异步0有效有效同步同步0有效有效有有双使能双使能1有效有效74190同步同步上升沿上升沿10可逆可逆无无异步异步0有效有效有有使能使能0有效有效74161同步同步上升沿上升沿16加法加法异步异步0有效有效同步同步0有效有效有有双使能双使能1有效有效74191同步同步上升沿上升沿16可逆可逆无无异步异步0有效有效有有使能使能0有效有效74193同步同步上升沿上升沿16双时钟双时钟可逆可逆异步异步1有效有效异步异步0有效有效有有无无55（1）同步）同步十十进制加法计数器：进制加法计数器：74160图图5-28 74160 控制端：控制端：RD-异步清零异步清零端端,低有效低有效EP、ET-双使能端双使能端,高有效高有效LD-同步置数同步置数端端,低有效低有效 数据端：数据端：D3D0-预置计数状态预置计数状态输入输入端端Q3Q0-计数值输出计数值输出端端C-进位输出进位输出端端序序 号号CLKRDLDEP ET工工 作作 状状 态态10 复位复位210 预置预置数数3111 1正常正常计数计数411 0保持保持，且，且C=05110 1保持保持56 74160的具体功能：的具体功能：表表5-13 74160功能表功能表 复位：复位：RD=0时，时，计数值被清计数值被清0，即，即Q3Q0=0000 预置数：预置数：RD=1、LD=0时，之后的时，之后的第一个上升沿第一个上升沿 计数值被置入计数值被置入，即，即Q3Q0=D3D0 正常计数：正常计数：RD=1、LD=1时，且时，且EP=ET=1，之后之后每个上升沿，计数值加每个上升沿，计数值加1功能说明：功能说明：计数保持：计数保持：EP或或ET=0，保持当前计数值不变，保持当前计数值不变57（2）同步）同步十六十六进制加法计数器：进制加法计数器：74161图图5-29 74161引脚图、符号图、功能表完全相同引脚图、符号图、功能表完全相同唯一区别：进制不同唯一区别：进制不同74161与与74160比较：比较：58（3）同步）同步十六十六进制加进制加/减计数器：减计数器：74191图图5-30 74160 控制端：控制端：LD-异步置数异步置数端端,低有效低有效 数据端：数据端：D3D0-预置计数状态预置计数状态输入输入Q3Q0-计数值输出计数值输出端端C/B-进进/借位输出借位输出端端S-使能端使能端,低有效低有效U/D-加加/减方式控制端减方式控制端 时钟输入时钟输入时钟输出时钟输出59 74191的具体功能：的具体功能：表表5-14 74191功能表功能表异步异步 预置数：预置数：LD=0时，时，计数值立即被置入计数值立即被置入，即，即Q3Q0=D3D0 加法加法加法加法计数：计数：LD=1,S=0时，且时，且U/D=0,之后每个上升沿，计数值之后每个上升沿，计数值加加1(Up)功能说明：功能说明：计数保持：计数保持：LD=1,且且S=1，保持当前计数值不变，保持当前计数值不变 减法减法减法减法计数：计数：LD=1,S=0时，且时，且U/D=1,之后每个上升沿，计数值之后每个上升沿，计数值减减1(Down)序序 号号CLKISLDU/D 工工 作作 状状 态态10预置预置数数211保持保持3010加法加法计数计数4011减法减法计数计数602.集成计数器的应用集成计数器的应用（重点）（重点）应用应用：构成任意进制计数器（本节）、分频：构成任意进制计数器（本节）、分频/定时定时 （见（见5.6.2节）等节）等 构成任意进制计数器构成任意进制计数器目的：用集成目的：用集成N进制进制 所需所需M进制进制计数器。计数器。(b)MN：多片：多片N级联后级联后NM，再跳过，再跳过N-M个状态个状态情况及方法：情况及方法：(a)MN：复位法或置数法：复位法或置数法跳过跳过N-M个状态个状态611）反馈）反馈复位法复位法（MN）图图5-31 复位法原理图复位法原理图基本思想：使用基本思想：使用RD端端,跳过跳过N-M个状态个状态计数器初态计数器初态S0,计入计入M个脉冲后个脉冲后,状态为状态为SM，附加附加 门门电路产生电路产生低电平信号，送低电平信号，送异步清零异步清零端端,计数器立即回到计数器立即回到S0 SM：持续极短，称：持续极短，称暂态暂态。61暂态暂态暂态暂态S0SM-1：M个个有效态有效态，构成工，构成工 作循环。作循环。有效有效循环循环基本方法：基本方法：6262分析分析 N=10（74160），），M=5【例例5-3】利用复位法将利用复位法将74160接成五进制计数器接成五进制计数器010100000此线被切断此线被切断基本方法：基本方法：计入计入5个脉冲后个脉冲后,状态为状态为S5,即即Q3Q2Q1Q0=0101，加与非门输出低电平到加与非门输出低电平到RD端端暂态暂态暂态暂态译出状态为译出状态为M63进位输出进位输出:计数值计数值:清零信号清零信号:时钟时钟:45G00状态状态0101不能不能维持一个时钟维持一个时钟周期周期,为暂态为暂态1复位法缺点复位法缺点：复位低信号复位低信号持续时间很短，不可靠。持续时间很短，不可靠。器件的器件的器件的器件的延迟延迟延迟延迟01没有回到没有回到0000，RD有效有效信号即消失信号即消失门门G的延迟的延迟计数器置计数器置0延延迟迟计数器延迟计数器延迟门门G的延迟的延迟1064注：注：与非门的输入端连至与非门的输入端连至输出等于输出等于1的的Q2和和Q0端端,即：即：图图5-32 74160接成五进制接成五进制 若不接若不接Q1和和Q3，则状态图中，则状态图中无效状态转换情况有变化。无效状态转换情况有变化。652）反馈）反馈置数法置数法（MN），），2片片N为例：为例：情况情况 ：M不可分解不可分解,先先N N,再再2片同时复位或置数片同时复位或置数（整体法）（整体法）图图5-37 并行进位法实现并行进位法实现100进制进制 先实现先实现N N举例：举例：【例例5-5】将两片将两片74160接成接成100进制计数器（进制计数器（100=10 10）方案方案：并行进位法：低位片进位并行进位法：低位片进位(C)作为高位片使能控制。作为高位片使能控制。100进制时序图（进制时序图（图图5-38）：72在此时刻发在此时刻发生进位生进位011个位进位个位进位计数值计数值73图图5-39 串行进位法实现串行进位法实现100进制进制先实现先实现N N举例：举例：【例例5-5】将两片将两片74160接成接成100进制计数器（进制计数器（100=10 10）方案方案：串行进位法：低位片进位信号作为高位片时钟信号。串行进位法：低位片进位信号作为高位片时钟信号。注意：注意：C及及CLK之间之间要加反相器！要加反相器！74在此时刻发在此时刻发生进位生进位75 再实现再实现M进制进制举例：举例：【例例5-6】将两片将两片74160接成接成82进制进制计数器。要求利用整体置数法，计数器。要求利用整体置数法，置数值即置数值即D值为值为0。先构成先构成100进制（方法见例进制（方法见例5.5）；）；再用再用MN 的方法。的方法。例：再整体置零例：再整体置零:用用LD端，译端，译M-1=81，置，置0（0000,0000）。）。图图5-40 整体置数法整体置数法实现实现82进制进制注注:与非门连至与非门连至片片(2)的的Q3和和片片(1)的的Q0端。端。100000010解决方法解决方法：先第先第1片片NM1，第，第2片片NM2；再级联。再级联。解决方法解决方法：仍可用整体法。：仍可用整体法。76用用M=M1*M2级联的方法级联的方法M=60，M1=10，M2=6，注意三种进位方式。，注意三种进位方式。进位信号的产生进位信号的产生情况情况 ：M可分解可分解,如如M=M1*M2例如：例如：M=60=6 10，775.5 同步时序电路的同步时序电路的设计设计方法方法5.5.1 时序电路设计的基本时序电路设计的基本任务任务本节介绍：使用小规模本节介绍：使用小规模IC（FF和门）的设计方法。和门）的设计方法。已知逻辑功能描述已知逻辑功能描述绘出时序电路图绘出时序电路图设设 计计5.5.2 时序电路的设计时序电路的设计步骤步骤求求 状态方程状态方程3电路逻辑功能电路逻辑功能21求求 状态图状态图或或 状态表状态表计算计算推导推导 驱动方程、驱动方程、输出方程输出方程画电路图画电路图78 同步时序电路设计举例：同步时序电路设计举例：【例例5-7】利用利用JKFF和门电路设计和门电路设计带进位输出带进位输出的的七进制七进制加法计数器。加法计数器。（1）列状态转换图）列状态转换图/表表 FF个数：个数：3个；个；状态表示：状态表示：Q2Q1Q0 状态编码：状态编码：000110图图5-42 正式转换图正式转换图状态转换表（略，见表状态转换表（略，见表5-15）79将状态转换图转换为次态将状态转换图转换为次态/输出输出总卡诺图：总卡诺图：图图5-43 方格中数字代表方格中数字代表（2）求状态方程，推导驱动、输出方程）求状态方程，推导驱动、输出方程80总卡诺图拆分：总卡诺图拆分：分别提取方格中数字分别提取方格中数字 构成构成4个小图。个小图。图图5-44 拆分为拆分为4个小个小K图图81利用利用K图求状态方程：图求状态方程：进位输出方程：进位输出方程：Qi*=JiQi+KiQiQ2*=Q1Q2+Q1Q0Q2*=Q1Q0Q2+Q1Q2Q1*=Q0Q1+Q2Q0Q1Q0*=(Q1+Q2)Q0 C=Q2Q1：FF2:Q2*=Q1Q0Q2+Q1Q2FF1:Q1*=Q0Q1+Q2Q0Q1FF0:Q0*=(Q1+Q2)Q0C=Q2Q182 推导推导JKFF驱动方程：驱动方程：状状态态方方程程对照对照对照对照 检验自启动：检验自启动：检验自启动：检验自启动：111(无效态无效态)000(有效态有效态)Qi*=JiQi+KiQi卡诺图卡诺图FF2:Q2*=Q1Q0Q2+Q1Q2FF1:Q1*=Q0Q1+Q2Q0Q1FF0:Q0*=(Q1+Q2)Q0FF2:J2=Q1Q0，K2=Q1FF1:J1=Q0，K1=(Q2Q0)FF0:J0=(Q1Q2)，K0=1代入状态方程代入状态方程83驱驱动动方方程程输输出出方方程程图图5-45 用用JKFF设计的七进制加法计数器设计的七进制加法计数器（3）绘出电路图：）绘出电路图：FF2:J2=Q1Q0，K2=Q1FF1:J1=Q0，K1=(Q2Q0)FF0:J0=(Q1Q2)，K0=1C=Q2Q1（1）列状态转换图）列状态转换图/表其表其 84【例例5-8】用用DFF设计串行数据检测器，要求连续输入设计串行数据检测器，要求连续输入4个或个或4个以上个以上 1时输出为时输出为1，他情况输出为他情况输出为0。确定输入、输出。确定输入、输出。变量变量A：串行输入；变量：串行输入；变量Y：检测结果。：检测结果。设个状态：设个状态：S0表示收到个表示收到个1，S1表示收到表示收到1个个1，S2表示收到表示收到2个个1，S3表示收到表示收到3个个1，S4 表示收到表示收到 4个及以上个及以上1。原始状态图。原始状态图。图图5-46 串检器原始状态图串检器原始状态图 合并合并合并合并等价状态：等价状态：同输入同输入下有下有同次态同次态、同输出同输出。图图5-47 简化后的状态图简化后的状态图S3和和S4等价等价化简化简消消S4S3表示收到表示收到3个及以上个及以上1“111”序列检测器序列检测器XYCLK85（2）求状态方程，推导驱动、输出方程）求状态方程，推导驱动、输出方程 FF个数：个数：2个；个；状态表示：状态表示：Q1Q0 状态编码：状态编码：0011 正式状态转换图：正式状态转换图：图图5-48 正式转换图正式转换图86 电路次态电路次态/输出输出总卡诺图：总卡诺图：图图5-49 方格中数字代表方格中数字代表87 总卡诺图拆分：总卡诺图拆分：分别提取方格中数字分别提取方格中数字 构成构成3个小图。个小图。图图5-50 拆分为拆分为3个小个小K图图88 利用利用K图求状态方程：图求状态方程：输出方程：输出方程：Q1*=AQ1+AQ0Q0*=AQ1+AQ0Y=AQ1 Q0FF1:Q1*=AQ1+AQ0=A(Q1+Q0)FF0:Q0*=AQ1+AQ0=A(Q1+Q0)Qi*=DiY=AQ1 Q0返回返回89 推导推导DFF驱动方程：驱动方程：状状态态方方程程对照对照对照对照 检验自启动：检验自启动：检验自启动：检验自启动：0011(全为有效态全为有效态)FF1:Q1*=AQ1+AQ0=A(Q1+Q0)FF0:Q0*=AQ1+AQ0=A(Q1+Q0)Qi*=DiFF1:D1=A(Q1+Q0)FF0:D0=A(Q1+Q0)卡诺图卡诺图90驱驱动动方方程程输输出出方方程程（3）绘出电路图：）绘出电路图：FF1:D1=A(Q1+Q0)FF0:D0=A(Q1+Q0)Y=AQ1 Q0图图5-48 用用DFF构成的串行数据检测器电路构成的串行数据检测器电路915.6 用中规模用中规模IC设计时序电路设计时序电路5.6.1 用移位寄存器设计用移位寄存器设计优点：连线少、可靠性高、成本低优点：连线少、可靠性高、成本低1.1.移位寄存器基本功能移位寄存器基本功能以以74LS194为例：为例：逻辑符号图逻辑符号图92RD、S1、S0组合决定各种功能如下：组合决定各种功能如下：可用于设计：可用于设计：数值计算电路：如乘法（左移数值计算电路：如乘法（左移,见见5.6.3节）、除法（右移）节）、除法（右移）控制电路控制电路（如下例子）（如下例子）2.设计实例设计实