基于Verilog的任意模长可加减计数器设计.docx

基于Verilog 的任意模长可加减计数器设计
一、 设计要求
计数器是一种在时钟的触发下，完成计数功能的时序逻辑电路，输出结果由输入时钟和计数器上一状态的计数共同决定。本设计要求实现的计数器，具有以下功能：
（1） 要求实现计数器工作状态的控制；
（2） 要求实现计数器的异步清零功能；
（3） 要求实现计数器递增和递减的功能；
（4） 要求实现计数器的计数范围（模长）任意改变；
二、 设计思路
计数器工作状态的控制，可以设计一个使能端，在外部时钟的触发下，只有当使能端信号有效（高电平），才启动计数器的计数功能（递增或递减），否则计数器输出结果不变。
计数器的异步清零功能，可以设计一个外部输入的清零端，在外部输入信号有效（低电平）的情况下，直接清零计数器，不用等待下一个外部时钟的触发，即计数器的清零是异步的。
计数器计数方向的控制，设计一个加减可控的信号端口，在时钟的触发、异步清零无效以及计数器使能端有效的情况下，该输入端为高电平则计数器完成递增功能，低电平则完成递减功能。
实现计数器的任意模长，即进入下一个计数周期，其计数的最大值可以发生变化。设计一个4位（最大模长为16）的输入端口，可以在当前计数周期结束，即计数器产生一个溢出信号的同时，判断该端口输入的信号是否发生变化，通过相邻两个计数周期的端口数据作异或运算，结果为高电平则代表模长发生变化，即进入的下一个计数周期，其计数最大值要发生变化。
三、 程序设计
本次设计使用的是Quartus 11.0开发环境，该软件没有自带仿真功能（9.0版本以后都没自带），需要使用第三方的Modelsim软件，故本设计的程序包括计数器的Verilog设计以及仿真测试需要的testbench激励文件两部分。
计数器的Verilog设计：

module Prj(clk,rst_input,en,add_sub,
data_input,full,data_output);

input clk; // 外部时钟
input rst_input; // 外部清零（异步）
input en; // 计数使能
input add_sub; // 计数方向
input [3:0] data_input; // 计数器模长输入
output reg full; // 计完当前模长
output [3:0] data_output; // 计数器输出
reg [3:0] current_counter;// 当前计数值（输出）
reg update_length_en; // 改变模长的使能信号
// 当前计数周期与上个计数周期的模长输入
reg [3:0] current_clk_data_input,
last_clk_data_in put;
reg [3:0] counter_length; // 下个计数周期的模长
reg [1:0] k;
always @(posedge clk,negedge rst_input)
begin
if(!rst_input) // 异步清零
begin
full=0;
current_counter=0;
end
else if(en) // 计数使能
begin
if(add_sub) // 加法器
begin
if(current_counter<
(counter_length-1))
begin
current_counter=
current_counter+1;
full=0;
end
else
// 加法器计数完产生full脉冲以触发
// 判断下个计数周期的模长是否变化
begin
current_counter=0;
full=1; //full输出
end
end
else // 减法器
begin
if(current_counter>0)
begin
current_counter=
current_counter-1;
full=0;
end
else // 减法器计数完
begin
current_counter=
counter_length-1;
full=1;
end
end
end
end
//驱动当前计数输出
assign data_output=current_counter;
initial
begin
k=1; // k=1 表示启动计数器的第一个计数周期
end
always @(posedge full) // 加法器/减法器完成当前周期计数
// 计完当前周期（即full有效）才更新
begin
last_clk_data_input<=data_input; // 上个周期的模长
current_clk_data_input=data_input;//当前周期的模长
update_length_en<=last_clk_data_input^
current_clk_data_input;
// update_length_en为更新计数器模长的使能端,
// 异或运算 使能端为0代表模长变化 1不变
k=k+1; // k的初值为1，k变化说明计数模长更改过了
if(k==2'd3)
k=2;
end
always @(posedge clk)
begin
if(update_length_en) // 使能有效计数模长变化
counter_length=current_clk_data_input;
else
begin
if(k>=2)
// 下个周期计数器模长不变（保持上次更改的）
counter_length=last_clk_data_input;
if(k==1)
// 整个计数器系统，最初的模长（一次没更改过）
counter_length=data_input;
end
end
endmodule

测试激励文件testbench：
`timescale 1 ps/ 1 ps
module Prj_vlg_tst();
reg add_sub;
reg clk;
reg [3:0] data_input;
reg en;
reg rst_input;
wire [3:0] data_output;
wire full;
Prj i1 (
.add_sub(add_sub),
.clk(clk),
.data_input(data_input),
.data_output(data_output),
.en(en),
.full(full),
.rst_input(rst_input)
);
parameter clk_period=10; // 时钟周期
initial // 初始化使能端、清零端和时钟信号
begin
en=1;
rst_input=1;
clk=1;
#(46*clk_period) en=0;
#(3*clk_period) en=1;
#(4*clk_period) rst_input=0;
#(2*clk_period) rst_input=1;
end
always #(clk_period/2) clk=~clk;
initial
begin
// 计数器模长分别为6 4 5 3
// 左边为上一模长持续的时钟个数
data_input=4'b0110;
#(22*clk_period) data_input=4'b0100;
#(12*clk_period) data_input=4'b0101;
#(12*clk_period) data_input=4'b0011;
#(5*clk_period);
end
initial
begin
// 计数器计数方向的改变
// 左边为递增递减持续的时钟个数
add_sub=1;
#(9*clk_period) add_sub=0;
#(10*clk_period) add_sub=1;
#(13*clk_period) add_sub=0;
#(4*clk_period) add_sub=1;
end
endmodule

四、 仿真结果
如图1所示，最开始计数器输入的模长data_input为6，在计数方向控制端add_sub为高电平的情况下，可以从0计数到5，在add_sub为低电平的情况下，可以实现计数器的递减；当计数器模长data_input变为4的时候，先计完当前周期的模长（0到5），才开始模长为4的计数（0到3）。
如图2所示，当计数器模长变为5时，第二个计数周期计数到2，使能端en无效计数器输出保持不变；当计数器模长变为3时，计数器计数到1，清零信号rst_input有效，计数器输出为0
综上，本次设计实现了计数器的随时启动、异步清零、加减可控以及任意计数模长的功能。

图1

图2