存储器03-主存储器性能提高PPT.ppt

,3.1,、主存储器概述,3.2,、主存储器构成,3.3,、主存储器扩展,3.4,、主存储器与,CPU,的连接,3.5,、主存储器的刷新,3.6,、主存储器的性能提高,3.6.1,、提高主存制造技术,3.6.2,、单体多字存储器,3.6.3,、单体双端口存储器,3.6.4,、多体交叉存储器（重点）,3,、主存储器,角度二：改进,存储体系结构,角度一：提高,硬件元器件,DRAM,（动态,内存）,与,SRAM,（静态,缓存）,DRAM,利用电容存储电荷来保存数据，使用时需不断给电容充电。,优点：,1,）集成度高：,单管存储位电路，集成度高，存储容量大；,2,）体积小：,DRAM,的地址是分批进入的，引脚数少，封装尺寸小；,3,）成本低：,大约只有,SRAM,的,1/4,；,4,）功耗小：,由于使用动态元件，所需功率大约只有,SRAM,的,1/6,。,缺点：,1,）速度低：,由于使用动态元件，它的速度比,SRAM,要低。,2,）需要刷新：,DRAM,需要,刷新,，不仅浪费时间还需要有配套电路。,SRAM,利用双稳态触发器来保存数据，只要不断电，数据不会丢失。,状态稳定,、,接口简单,、,速度快,、,但是,集成度低,、,成本高,、,功耗较大,，,简单回顾：,RAM,与,ROM,P87,简单回顾：,RAM,与,ROM,DRAM,与,CPU,连接信号线时，有两种特殊问题应考虑：,1,、刷新问题,：需要增加刷新电路,2,、地址信号输入问题：,由于,DRAM,集成度高，存储容量大，引脚数量,太多，所以地址的输入一般采用,两路锁存方式（即：地址线复用）,分两次送地址：,先,送行地址，,后,送列地址。,列地址 行地址,行地址译码器,列地址译码器,锁,存,地址总线,A,19,-A,0,A,9,-A,0,A,19,-A,10,A,9,-A,0,/RAS,/CAS,采用更高速的主存或加长存储字长,为了提供,CPU,的工作效率，,主存读写操作速度是关键。,主存是整个计算机系统的瓶颈，又是整个存储系统的瓶颈，,所以主存的速度提高，才能提高整个计算机系统的性能。,采取一些加速,CPU,和主存之间的有效传输措施，提高主存速度。,加速,CPU,和主存,之间有效,传输措施,采用单体双端口 并行存储器,采用多体交叉 并行存储器,采用,Cache,（高速缓存）,3.6,主存储器的性能提高,3.1,、主存储器概述,3.2,、主存储器构成,3.3,、主存储器扩展,3.4,、主存储器与,CPU,的连接,3.5,、主存储器的刷新,3.6,、主存储器的性能提高,3.6.1,、提高主存制造技术,3.6.2,、单体多字存储器,3.6.3,、单体双端口存储器,3.6.4,、多体交叉存储器（重点）,3,、主存储器,角度二：改进,存储体系结构,角度一：提高,硬件元器件,3.6.1,、提高主存制造技术,作为主存的,DRAM,问世以来，存储技术不断提高，先后出现了：,1,）,FPM DRAM,Fast Page Mode DRAM,快速页模式,DRAM,FPMDRAM,假定下一个所需数据，处于同一行的下一列。,发出行选信号，选中某一行，保持行选信号不撤消，,然后连续发出列选信号，选中某一列。,这样，减少了重复行选信号的时间，提高数据读写速度。,（,正常读写：,行选，列选，读写，行选，列选，读写,）,（,改进读写：,行选，列选，读写，列选，读写，列选,）,广泛应用在：,486,、,586,计算机中。,行选信号,列选信号,列选信号,列选信号,列选信号,2,）,EDODRAM,Extended Data Out,扩展数据输出,DRAM,它是对,FPMDRAM,的简单扩充，增加了少量逻辑电路。,对,DRAM,的输出增加一组,“门槛”电路,（二级缓冲单元），,这些电路用来存储数据并保持。,因此，不必等待当前读写完成，即可以启动下一个读写操作，,直到,CPU,可靠的读走数据。,正常读写：,行选，列选，读数据（待读周期完成），,行选，列选，读数据（待读周期完成）,改进读写：,行选，列选，读数据给二级缓冲单元（不等读周期完成），,行选，列选，读数据给二级缓冲单元（不等读周期完成），,3.5.1,、提高主存的制造技术,3,）,SDRAM,Synchronous DRAM,同步动态存储器,SDRAM,的最大的特点：,与,CPU,的外频同步,。,SDRAM,在,同步脉冲,的控制下工作，取消了主存等待时间，减少了,数据传送的延迟时间，因而加快了系统速度。,SDRAM,基于,双存储体结构,，内含,两个交错的存储体。,当,CPU,访问一个存储体时，另一个已经准保好读写数据。,通过两个存储体的紧密配合，读取效率得到成倍提高。,工作频率达到,100MHz,，,133MHz,。,3.5.1,、提高主存的制造技术,4,）,DDR SDRAM,Double Data Rate SDRAM,双速率,SDRAM,DDR SDRAM,的核心建立在,SDRAM,的基础上。,主要区别是：,DDR,能在,时钟脉冲,的,上升沿,和,下降沿,读出数据，,不必提高时钟频率就能成倍的提高,SDRAM,的速度。,DDR SDRAM,工作频率,200MHz,，,266MHz,，,333Mhz,，,400Mhz,，,500Mhz,。,DDR,是,184pin,脚,3.5.1,、提高主存的制造技术,第一代,DDR,的发展走到了技术的极限，,已经很难通过常规办法提高内存的工作速度,5,）,DDR2,Double Data Rate 2 SDRAM,是由,JEDEC,（电子设备工程联合委员会）进行开发的新生代内存,技术标准，它与上一代,DDR,内存技术标准最大的不同就是，虽然,同是采用了在时钟的,上升,/,下降延,同时进行数据传输的基本方式，,但,DDR2,内存却拥有,两倍于上一代,DDR,内存预读取能力。,（即：,4bit,数据读预取）,换句话说，,DDR2,内存每个时钟能够以,4,倍外部总线的速度读,/,写数据，,并且能够以,4,倍内部控制总线的速度运行。,DDR,和,DDR2,内存不能同时在主板上使用，因为：它们的工作频率不同，插槽不同。,533Mhz,以上都是,DDR2,DDR2,是,240pin,脚,3.5.1,、提高主存的制造技术,6,）,DDR3,时代,DDR3,相比起,DDR2,有更低的工作电压，从,DDR2,的,1.8V,降落到,1.5V,，性能更好更为省电；,DDR2,的,4bit,预读升级为,8bit,预读,。,DDR3,目前最高能够达到,2000Mhz,的速度。,尽管目前最为快速的,DDR2,内存速度已经提升到,800Mhz/1066Mhz,的速度，但是,DDR3,内存模组会从,1066Mhz,起跳。,3.5.1,、提高主存的制造技术,3.1,、主存储器概述,3.2,、主存储器构成,3.3,、主存储器扩展,3.4,、主存储器与,CPU,的连接,3.5,、主存储器的刷新,3.6,、主存储器的性能提高,3.6.1,、提高主存制造技术,3.6.2,、单体多字存储器,3.6.3,、单体双端口存储器,3.6.4,、多体交叉存储器（重点）,3,、主存储器,角度二：改进,存储体系结构,角度一：提高,硬件元器件,例如：,原来一次读取,16,位，,现在一次读取,64,位。,存储单元,01,3.6.2,、单体多字存储器,多个并行存储体,共享一个地址寄存器,，按同一地址,并行访问,各自对应的存储单元。由于多个存储体统一编址，同时访问各自对应的存储单元，所以将多个并行的存储体视为一个大的存储体，故称,单体,。,单体：,一个地址寄存器、地址译码器，存储单元统一编址。,对应每个存储单元地址，字长增加了，故称,多字,。,地址译码器,地址寄存器,存储器,0,16,位,数据寄存器,存储器,1,存储器,2,存储器,3,地址,16,位,16,位,16,位,3.1,、主存储器概述,3.2,、主存储器构成,3.3,、主存储器扩展,3.4,、主存储器与,CPU,的连接,3.5,、主存储器的刷新,3.6,、主存储器的性能提高,3.6.1,、提高主存制造技术,3.6.2,、单体多字存储器,3.6.3,、单体双端口存储器,3.6.4,、多体交叉存储器（重点）,3,、主存储器,角度二：改进,存储体系结构,角度一：提高,硬件元器件,3.6.3,、单体双端口存储器,传统存储器是,单端口存储器：,每次只接收一个地址，访问一个存储单元。,具有两个彼此独立的读,/,写口,：两套独立的读,/,写控制线路、,两个地址寄存器、地址译码器。,两个读,/,写口可以并行工作：,按各自接收的地址，同时接收或写入，,或一个写入，另一个读出。,与两个独立的存储体不同：,两个读,/,写口访问一个存储体，可访问同一单元,地址,A,数据,A,地址,B,数据,B,地址寄存器,地址译码器,一个 存储体,地址寄存器,地址译码器,数据寄存器,数据寄存器,单体双端口技术主要应用于：,1,）、,在运算器中采用双端口芯片，作用于通用寄存器组，能快速提供,双操作数，两个操作数同时送往,ALU,；,2,）、,使用双端口存储器，一个口通,CPU,，一个口通辅存和,I/O,设,备，从而增大数据传输的吞吐量；,3,）、,在多机系统中，常采用双端口或多端口存储器，作为各,CPU,的,共享存储器，实现多个,CPU,之间的通信。,CPU,一个 存储体,CPU,2*5,4*8,2*5,4*8,2*5+4*8,3.6.3,、单体双端口存储器,3.1,、主存储器概述,3.2,、主存储器构成,3.3,、主存储器扩展,3.4,、主存储器与,CPU,的连接,3.5,、主存储器的刷新,3.6,、主存储器的性能提高,3.6.1,、提高主存制造技术,3.6.2,、单体多字存储器,3.6.3,、单体双端口存储器,3.6.4,、多体交叉存储器（重点）,3,、主存储器,角度二：改进,存储体系结构,角度一：提高,硬件元器件,单元,0,4,8,地址译码器,地址寄存器,存储器,0,数据寄存器,地址译码器,地址寄存器,存储器,1,数据寄存器,地址译码器,地址寄存器,存储器,3,数据寄存器,存储体号,体内地址,多体：,多个体，,每个体有独立的地址寄存器,地址译码器和数据寄存器。,交叉：,每一个体内的单元地址不连续,。（各体交叉编制）,1,5,9,3,7,11,3.6.4,、多体交叉存储器（重点）,目的：,提高单位时间内取字的速率。,(,CPU,对存储体一对多。举例,:,发牌,),地址译码器,地址寄存器,存储器,2,数据寄存器,2,6,10,优点：,在一个主存周期读出四条顺序指令，相当于取指令时间减少到,1/4,。,每个模块各自以等同的方式与,CPU,传送数据。,CPU,同时访问四个存储模块，由存储器控制部件控制它们分时使用数据总线进行数据传输。这是一种,并行存储结构。,如果程序段或数据大都是连续在主存中读写，那么将大大提高主存的访问速度。,缺点：,如果遇到大量的转移指令，或程序顺序性比较差，效率就降低。,3.6.4,、多体交叉存储器（重点）,定量分析,n,体低位交叉存储器连续读取,n,个字所需时间。,假设,每个体的存储字长等于数据总线宽度，,每个体存取一个字的周期,=T,，总线传输周期,=t,。,为实现流水方式存取应满足：,T=n t,连续读取,n,个字所需的时间为,T+,（,n-1,）,t,T,t,t,t,时间,体,M,0,M,3,M,2,M,1,M,0,M,3,M,2,M,1,3.6.4,、多体交叉存储器（重点）,考研试题精选：,设有,8,个模块组成的八体存储器结构，每个模块的存取周期为,400ns,，存储字长为,32,位。数据总线宽度为,32,位，总线传输周期,50ns,，,试求,顺序存储,（即一个存储体存工作完，再进行第二个存储体）和,交叉存储,（多个体存储体轮流交叉工作）的存储器带宽。,解：,8,个存储体，每个体读一次，共读出：,8*32=256,位。,顺序读出的总时间为：,8*400ns=3200 ns,带宽为：,256/3200 ns=8*10,7,bps,交叉读出的总时间为：,400ns+,（,8-1,）*,50 ns=750 ns,带宽为：,256/750 ns=3.4*10,8,bps,3.6.4,、多体交叉存储器（重点）,