数字集成电路英文课件：Chapter 7 Transfer Gate and Dynamic Logic Design.ppt

,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,现代科学技术导论,广东工业大学微电子材料与工程系,*,单击此处编辑母版标题样式,*,Chapter 7:Transfer Gate and Dynamic Logic Design,Outline,绪论,基本概念,CMOS,传输门逻辑,动态,D,锁存器和,D,触发器,多米诺逻辑,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,2,7.1,绪论,-1,静态逻辑门包括传统的,CMOS,门和伪,NMOS,门,在伪,NMOS,门中，为获得较小的,V,OL,，通常,PMOS,宽长比较小（约为,NMOS,的,1/4,），这使得器件上升和下降延时不一致。,使伪,NMOS,上升、下降延时一致，器件的,V,OL,将上升。,静态逻辑门的所有节点均有到地或者电源端的电阻通路，输出节点值能长期保存（电源打开情况下）。,动态门将节点值存储在某个电容上，该节点与电路其他部分相互隔离；若不周期性刷新，节点值可能会随时间变化，其也更易受到噪声的影响。,节点电压由存储在节点上的电荷保持，且不太稳定,=,动态电路。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,3,7.1,绪论,-2,动态逻辑电路：,采用传输门作为开关，通过电路传递信息。,当开关关闭时，输出保持在高阻状态，该门不再驱动输出。此时，先前的值作为电荷保存在输出电容中。,通过额外的时钟信号作用进行正确的操作。,在时钟周期的一部分，所有逻辑门的输出均预充到一个初始值。在周期的另一部分，逻辑门计算正确的输出值。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,4,7.2,基本概念,-1,传输门,-1,传输门（,transfer gate,pass gate,）：当门处于导通状态时，将一个输入信号保持不变地传递到输出节点；当门关闭时，输出进入高阻态并保持先前的值。,传输门中源、漏节点分别作为输入和输出；栅节点作为输入控制。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,5,7.2,基本概念,-2,传输门,-2,NMOS,：源、漏对称，故源、漏仅能在节点电压分配好之后才能确定。,(a),栅为,V,DD,时能成功传递,0,电压，此时输出节点为漏端，且节点能持续放电至电压下降为,V,DS,=0,。,(c),输入节点为,V,DD,，故输入为漏端，电流从输入给输出充电至,V,DD,-V,TN,。,(e),栅接地，控制端关闭后，传输门进入高阻态。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,6,7.2,基本概念,-3,传输门,-3,PMOS,：源、漏对称，故源、漏仅能在节点电压分配好之后才能确定。,(b),栅为,0,时能成功传递,V,DD,，此时输出节点为漏端，且节点能持续充电至电压上升为,V,DS,=V,DD,。,(d),输入节点为,0,，故输入为漏端，电流从输出到输入放电至,-V,TP,。,(e),栅接,V,DD,，控制端关闭后，传输门进入高阻态。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,7,7.2,基本概念,-4,传输门,-4,在传递高电位过程中：,(a),电路具有,V,DD,-V,TN,的输出；,(b),电路亦具有,V,DD,-V,TN,的输出；,(c),电路中为保证充电过程中晶体管处于开启状态，电路具有,V,DD,-3V,TN,的输出。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,8,7.2,基本概念,-5,传输门,-5,在传递低电位过程中：,(a),电路具有,-V,TP,的输出；,(b),电路亦具有,-V,TP,的输出；,(c),电路中为保证放电过程中晶体管处于开启状态，电路具有,-3V,TP,的输出。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,9,7.2,基本概念,-6,电容馈通,-1,传输门控制节点的任务是将器件设置为开启或者关闭状态，通常使用时钟信号驱动；理想状态下，输入除使能或禁止传输门外，不应对输出有任何直接影响；但由于栅和输出节点之间存在电容,C,F,，故时钟信号可能馈通到输出。,当时钟信号从,V,DD,转为,0,时，器件关闭，输出为高阻态。此时,C,F,和,C,gnd,将与电路其他部分相隔离；随着栅电压的减小，这两个电容的电荷将重新分配以维持平衡。电荷重新分配所形成的电流称为位移电流；而输出节点的电压值将减少一个由两个电容相对值所决定的量。输出波形将形成一个与时钟相像的复制波形，,该效应即称为时钟馈通。,若输入端与其他电路隔离开，亦可观察到,相似现象。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,10,7.2,基本概念,-7,电容馈通,-2,对于串联的两个电容，正馈通或者负馈通均将导致当外部节点电压上升或下降时内部节点的噪声注入。,外部节点,1,的变化使高阻的内部节点,2,产生同样的波形变化。,以上电容的电荷在平衡时必须相同：,因此：,若节点,1,突然变化，则节点,2,有一个相应且较小的变化：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,11,7.2,基本概念,-8,电容馈通,-3,当,V,1,正向变化时，节点,2,亦将发生变化：,由于节点,2,的变化是正向的，此时称为自举（,bootstrapping,）。,当,V,1,负向变化时，节点,2,亦将发生负向阶跃。,若,C,F,比,C,gnd,大很多，则,V,2,接近,V,1,；若,C,F,比,C,gnd,小很多，则,V,2,接近,0,。,注意：,C,F,的值由,C,gs,决定；而,C,gnd,取决于,C,BS,和下一个门的负载电容。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,12,7.2,基本概念,-9,电容馈通,-4,例,7.1,若输入为,1.2V,，当时钟为,1.2V,时输出的初始值为多少？时钟降低后输出的最终值为多少？,时钟从高向低变化时，馈通效应将减少输出值：,其中考虑交叠电容，,C,F,=C,OL,=0.25,*,0.2=0.05fF,；,C,gnd,由结电容决定，为,0.2fF,；,因此,V,out,最终为,0.73-0.24=0.5V,；,在仅考虑交叠电容下，馈通效应显著,若考虑扇出电容，可减小馈通效应。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,13,7.2,基本概念,-10,电荷共享,-1,若两个有着不同电压且相互隔离的节点由于传输门的开启突然连接在一起，其将发生电荷共享。电荷将重新分配直到两个节点的电压值相同，这将减少一个节点的电压而增加另一个节点的电压。,最初，封闭系统内的总电荷为：,平衡后，系统中总电荷不变，电压变化：,故此，平衡后电压为：,若,V,2,下降到小于另一个门的转换,阈值，则可能产生不正确的输出。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,14,7.2,基本概念,-11,电荷丢失的途径,当传输门关闭时，输出节点进入高阻态，并依据存储在电容中的电荷保持节点的电压值。,由于电荷会随时间变化，故此需要周期性的刷新。,电荷流失途径包括：,漏端耗尽区的反偏泄漏电流，取决于结的面积；,亚阈泄漏电流；,临近连线的噪声注入；,离子入射,=,导致软错误发生。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,15,7.3 CMOS,传输门逻辑,-1,将一个,NMOS,器件和一个,PMOS,器件并联起来构造一个,CMOS,传输门，需要一个额外的反相器，共,4,个晶体管；,基于,NMOS,，输入为,0,时，器件输出可由,V,DD,降至,0,；,基于,PMOS,，输入为,V,DD,时，器件输出可由,0,升至,V,DD,；,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,16,7.3 CMOS,传输门逻辑,-2,使用,CMOS,传输门的多路器,-1,CMOS,传输门逻辑可用于减少特定逻辑功能所需晶体管的数目，常用于实现多路器。,控制信号,S,决定传输门的开启和关闭；通过控制信号值可对输入信号进行选择。,S,为,1,时，上方传输门开启，信号,A,可以传送至输出端；,S,为,0,时，下方传输门开启，信号,B,可以传送至输出端。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,17,7.3 CMOS,传输门逻辑,-3,使用,CMOS,传输门的多路器,-2,基于多路器实现的异或门和同或门；重点在于指定控制和输入信号；,传输门实现需,8,个晶体管，而静态,CMOS,门电路需,12,个晶体管。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,18,7.3 CMOS,传输门逻辑,-10,使用,CMOS,传输门的多路器,-3,四选一多路器结构可采用两级策略和单级策略；,两级,CMOS,传输门中仅需要两个控制信号,S0,和,S1,及其互补信号；,单级,CMOS,传输门需要四个控制信号及其互补信号，需求更多反相器并需注意信号布线问题。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,19,7.3 CMOS,传输门逻辑,-11,使用,CMOS,传输门的多路器,-4,为使得多路器正确工作，必须保证多路器数据输入有效，且控制信号一次只能开启一条路径。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,20,7.3 CMOS,传输门逻辑,-12,使用,CMOS,传输门的多路器,-5,采用并联和串联传输门可实现或、与的功能；,采用传输门构建一般逻辑功能：,选择输入信号并为所有可能组合构建真值表；,将真值表中每一行对应电路中的一个信号路径，从而将真值表转为多路器形式；,从数据输入到输出对所有电路进行布线；,合并路径或去除不需要的晶体管对设计进行优化。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,21,7.3 CMOS,传输门逻辑,-13,使用,CMOS,传输门的多路器,-6,采用传输门实现 的功能,连接,V,DD,的传输门只传输高电压，,故只要要,PMOS,。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,22,7.3 CMOS,传输门逻辑,-14,使用,CMOS,传输门的多路器,-7,传输门与组合逻辑电路一起构建特定功能；,左图为异或门，仅使用六个晶体管，相比传输门构建减少,2,个晶体管；,右图中两输入与非门的输入分别为 和,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,23,7.3 CMOS,传输门逻辑,-15 CMOS,传输门延时,-1,CMOS,传输门的时序模型包括一个导通电阻,R,TG,和两个电容,C1,、,C2,；,导通电阻,R,TG,由,NMOS,和,PMOS,器件的导通电阻并联形成,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,24,7.3 CMOS,传输门逻辑,-16 CMOS,传输门延时,-2,输入为,0,时，起始,NMOS,处于饱和区；当输出为,0,时，,NMOS,处于线性区。,NMOS,处于饱和区与线性区的电阻分别为：,PMOS,始终处于饱和区，当输出为,V,TP,的绝对值时，,PMOS,截止，导通电阻无限大；,PMOS,中，随着输出电压减小，,V,gs,减小，饱和电流减小，电阻增加；,NMOS,中，随着输出电压减小，饱和电流不变，电阻近线性减小；,最终，两个电阻的并联等效电阻相对稳定，可采用一个传输期间的平均值来模拟。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,25,7.3 CMOS,传输门逻辑,-17 CMOS,传输门延时,-3,输入为,V,DD,时，起始,PMOS,处于饱和区；当输出为,V,DD,时，,PMOS,处于线性区。,PMOS,处于饱和区与线性区的电阻分别为：,NMOS,始终处于饱和区，当输出为,V,DD,-V,TN,时，,NMOS,截止，导通电阻无限大；,NMOS,中，随着输出电压增加，,V,gs,减小，饱和电流减小，电阻增加；,PMOS,中，随着输出电压增加，饱和电流不变，电阻近线性减小；,最终，两个电阻的并联等效电阻相对稳定，可采用一个传输期间的平均值来模拟。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,26,V,DD,7.3 CMOS,传输门逻辑,-18 CMOS,传输门延时,-4,传输门传送,0V,时，,NMOS,导通，阻值为,R,eqn,；,PMOS,最初导通，随后关闭，阻值约为,2R,eqp,，故并联后为：,传输门传送,V,DD,时，,PMOS,导通，阻值为,2.4R,eqn,；,NMOS,最初导通，随后关闭，阻值约为,2R,eqn,，故并联后为：,最终，传输门的导通电阻为：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,27,7.3 CMOS,传输门逻辑,-19 CMOS,传输门延时,-5,传输门的电容：关断状态和开启状态,关断时，器件的,Cgs,和,Cgd,均为,0,，输入和输出电容由结电容组成，故此，输入和输出电容为：,开启时，假定器件工作在线性区，,Cgs=Cgd=0.5WCg,，故此，输入和输出电容为：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,28,7.3 CMOS,传输门逻辑,-20 CMOS,传输门延时,-6,由于传输门无驱动能力，故假定输入由反相器驱动，输出负载为第二个反相器。,故此形成一个,RC,阶梯电路。,基于,Elmore,延时方程：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,29,7.3 CMOS,传输门逻辑,-21 CMOS,传输门延时,-7,多路器的延时：,C,1,包含反相器的输出电容,3C,eff,W,、传输门的输入电容,C,g,W+2C,eff,W,；,C,2,包含传输门（开启）的输出电容,C,g,W+2C,eff,W,、传输门（关闭）的输出电容,2C,eff,W,、传输门的输入电容,C,g,W+2C,eff,W,；,C,3,包含传输门（开启）的输出电容,C,g,W+2C,eff,W,、传输门（关闭）的输出电容,2C,eff,W,、反相器的输入电容,3fC,g,W,；,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,30,7.3 CMOS,传输门逻辑,-22 CMOS,传输门延时,-8,多路器的延时：,C,4,包含反相器的输出电容,3C,eff,W,、传输门的输入电容,C,g,W+2C,eff,W,；,C,5,包含传输门（开启）的输出电容,C,g,W+2C,eff,W,、,3,个传输门（关闭）的输出电容,2C,eff,W*3,、反相器的输入电容,3fC,g,W,；,该电路延时较小，但需要更多的布线资源。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,31,7.3 CMOS,传输门逻辑,-23 CMOS,传输门的逻辑强度,-1,输入,A,：反相器和传输门的导通电阻均为,2R,，故此其,LE,为,2,；,输入,sel,的输入电容为,C,g,W,，但总路径电阻为,2R,，故此,LE,为,2/3,。,若传输门面积扩大,3,倍，则：,输入,A,：传输门的导通电阻为,R/3,，故,LE,为,4/3,；,输入,sel,的输入电容为,3C,g,W,，但总路径电阻为,R/3,，故此,LE,为,4/3,。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,32,7.3 CMOS,传输门逻辑,-24 CMOS,传输门的逻辑强度,-2,驱动传输门的与非门的逻辑强度：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,33,7.4,动态,D,锁存器和,D,触发器,-1,使用传输门构建动态,D,锁存器和触发器可减小使用晶体管的数目。,NMOS,传输门具有,D,锁存器的功能；,CLK,为,1,时，,D,值可传递到,Q,。,输出电压仅能上升至,V,DD,-V,TH,；,时钟变低时存在时钟馈通；,没有,Q,非输出；,时钟为低时输出处于高阻态，亦受到各种电荷丢失机制的影响。,可使用,b,电路改进输出电压，使其输出为,V,DD,；,可采用,c,电路增加,Q,非输出。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,34,7.4,动态,D,锁存器和,D,触发器,-2,增加一个反馈电路，以便在锁存器关闭时静态保存其值。,增加一个反相器产生,Q,out,，当,CLK,为,0,时，下方传输门导通，其将连回最初的,Q,；而,Q,亦将连接至第一个反相器的输入，利用反相器的再生特性保持电荷。,CLK,升高前，,TG2,的,NMOS,依然开启，这样节点,Q,处可能会引入短时间的竞争；需确保正向路径比反馈路径更强，即调整各个门的尺寸来解决。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,35,7.4,动态,D,锁存器和,D,触发器,-3,为避免内部节点竞争，引入新的,D,锁存器结构。,CLK,为,1,时，,D,值将经过传输门和两个反相器的延时后到达输出；,若输入数据为,1,，,Q,非为,0,，则,M1,导通，,M4,截止；,CLK,降低时，,M2,导通，,M3,截止；内部节点,X,将通过,M1,和,M2,被拉高。,若输入数据为,0,，,Q,非为,1,，则,M4,导通，,M1,截止；,CLK,降低时，,M3,导通，,M2,截止；内部节点,X,将通过,M3,和,M4,被拉低。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,36,7.5,多米诺逻辑,-1,静态逻辑门的缺点：,CMOS,静态逻辑门电路中,PMOS,器件尺寸较大（串联），高输入情况下耗费面积较多；,伪,PMOS,节省面积，但耗费静态功耗，且延时不一致。,=,动态逻辑电路,动态逻辑电路的难点：,电荷共享、电容馈通、电荷泄漏、单粒子诱发软错误,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,37,7.5,多米诺逻辑,-2,目的：在输出变为低电平时关闭,PMOS,。,precharge,控制,PMOS,器件开启或关闭；,为防止,PMOS,给输出电容充电时存在到地的电阻通路，增加一个,NMOS,及求值信号；只有在,PMOS,关闭后，才采用,evaluate,将,NMOS,开启；,最终,precharge,和,evaluate,合并为信号,CLK,。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,38,7.5,多米诺逻辑,-3,预充信号,CLK,降为低，输出被预充到高电平；,CLK,升高后，进入求值阶段，,PMOS,将被关闭，,求值管将开启；,若,A,与,B,为高电平，输出将对地放电；,若,A,与,B,有一个为低电平，输出保持高电平，且,该值将保存在输出节点的电容上；,由于电荷存储在输出节点上，故为动态门。,大多数逻辑功能均能用右图结构实现；,M,P,和,M,N,分别为预充晶体管和求值晶体管；,所有的动态门均需要一个时钟信号进行正确操作；,故时钟需要连接到全部的动态门，对版图具有负担。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,39,7.5,多米诺逻辑,-4,3,输入或非门，与反相器具有相同延时（,PMOS,宽长比为,4,，,NMOS,宽长比为,2,）,CLK,为低时，预充晶体管将输出上拉到高电平；,CLK,上升时，求值晶体管开启，预充晶体管关闭；若一个输入为高电平，输出将对地放电；,若输入均为低电平，输出保持高电平；,Note,：由于,CLK,先到达，故,A,、,B,、,C,管,可取宽长比,2,。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,40,7.5,多米诺逻辑,-5,若一个动态门直接连接下一个动态门，当输出节点被预充到高电平时，后续门的所有输入均为高；若后级门底管导通，则将对地放电；故不可直接连接。,在所有门之间增加一个静态反相器；电路每级包含一个动态门与一个反相器，每级的输出在预充阶段均将为低电平，这样可保持预充电荷不被放电。,该结构称为多米诺逻辑，动态逻辑电路亦称为多米诺逻辑电路。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,41,7.5,多米诺逻辑,-6,时钟为低时，所有电路（,Y,1,、,Y,2,、,Y,3,）均被预充到高电位；,若时钟为高时，若各个输入端使得所有电路均有到地的电阻通路，则,Y,1,、,Y,2,、,Y,3,将顺序的降为,0,，类似多米诺骨牌。,时钟必须保持长时间使得逻辑电平通过整个电路链，故时钟为高时的占空比较大。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,42,7.5,多米诺逻辑,-7,加法器功能，实现功能,采用多米诺门产生,a,和,b,的异或、同或逻辑，再将其施加到后续的异或门上。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,43,7.5,多米诺逻辑,-8,多米诺门的逻辑强度,-1,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,44,注意：多米诺逻辑中输入仅连接一个,NMOS,，故：,由于多米诺逻辑中外部反相器,LE=1,，故电路的逻辑强度平均值约为,0.8,，其在驱动能力和输出电容负载方面更好。,7.5,多米诺逻辑,-9,多米诺逻辑的局限性,-1,多米诺逻辑的局限性由电容上电荷的丢失所引起，包括电荷共享、电容耦合引起的噪声注入、电荷泄漏或重离子入射等；,电荷丢失后，电路将停止执行正确的功能。,电路预充后，,CLK,上升，若此时,IN,升高，,OUT,端发生电荷共享，输出节点电压降低,=,由于反相器为偏斜反相器，故输出电压较小的下降都将诱发反相器状态的转变。,增加输出电容、或将内部节点,X,也预充到,V,DD,。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,45,7.5,多米诺逻辑,-10,多米诺逻辑的局限性,-2,引入保持器或监护器使得在电荷共享时，输出亦保持高电平。,引入一个,PMOS,，若预充输出降低，可通过,PMOS,上拉该节点电压；为保持,NMOS,放电能力，该,PMOS,宽长比较小（,L,较大）。,=,要求输出反相器驱动能力较大,=,采用两个,PMOS,，一个,PMOS,器件尺寸最小，一个,PMOS,宽长比很小（,L,很大）。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,46,7.5,多米诺逻辑,-11,多米诺逻辑的局限性,-3,泄漏电流及亚阈电流引起电荷泄漏,=,输出节点在每个周期都被预充；,重离子入射,=,增加电容尺寸,时钟与相邻节点之间的电容耦合引起的噪声注入。,时钟馈通对电路影响较小，如例,7.8,所示。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,47,7.5,多米诺逻辑,-12,双轨（差分）多米诺逻辑,-1,由于标准多米诺结构仅能实现非反相的逻辑功能，故采用双轨多米诺逻辑，也称为,DCVS,（差分级联电压转换）逻辑。,电路将产生一对互补的逻辑输出；两个输出在求值阶段不能同时为高。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,48,7.5,多米诺逻辑,-12,双轨（差分）多米诺逻辑,-2,为避免内部节点受到电荷共享的影响，若时钟处于高电平时间较长，则必须增加一对保持器件来维持高电平；,该门所用器件数目较多，仅在要求互补项的函数中才使用双轨门。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,49,Homework,7.17.9,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,50,现代科学技术导论,广东工业大学微电子材料与工程系,51,51,