FPGA硬件电路设计及FPGA平台介绍教程文件.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,FPGA硬件电路设计及FPGA平台介绍,第一章,FPGA,技术概述,第,1,章主要内容,可编程逻辑器件发展历程,FPGA,的结构,FPGA,的主要特点,FPGA,的发展趋势,3,可编程逻辑器件发展历程,PROM,可编程只读存储器，只能存储少量数据，完成简单逻辑功能。,EPROM/EEPROM,紫外线可擦除只读存储器和电可擦除只读存储器。,PAL/GAL,可编程阵列逻辑和通用阵列逻辑，能完成中大规模的数字逻辑功能。,FPGA/CPLD,现场可编程门阵列和复杂可编程逻辑器件，完成超大规模的复杂组合逻辑与设计逻辑。,4,FPGA,的结构,FPGA,一般由以下几个基本部分构成：,可编程逻辑功能模块（,Configurable Logic Block,，,CLB,）,可编程输入输出模块（,Input/Output Blocks,，,IOB,）,可编程内部互连资源（,Programmable Interconnection,，,PI,）,现代平台级,FPGA,还会包括以下可选资源：,存储器资源（,BlockRAM,）,数字时钟管理单元（分频、倍频、数字延迟）,I/O,多电平标准兼容（,Select I/O,）,算术运算单元（乘法器、加法器）,特殊功能模块,微处理器模块（,PowerPC,、,ARM,）,5,现代,FPGA,的主要特点,规模越来越大，达到上千万门级的规模，更适于实现片上系统（,SoC,）。,开发过程投资小。,FPGA,设计灵活，发现错误时可直接更改设计，减少了投片风险，节省了许多潜在的花费。,FPGA,除能完成复杂系统功能外，也可以实现,ASIC,设计的功能样机。,FPGA,一般可以反复地编程、擦除。在不改变外围电路的情况下，设计不同片内逻辑就能实现不同的电路功能。,保密性好。在某些场合下，根据要求选用防止反向技术的,FPGA,，能很好的保护系统的安全性和设计者的知识产权。,6,以,ARM,、,PowerPC,、,Nios,和,MicroBlaze,为代表的,RISC,处理器软硬,IP,核、各种软硬,IP,核极大的加强了系统功能，可以实现真正的可编程片上系统。,FPGA,开发工具智能化程度高，功能强大。应用各种工具可以完成从输入、综合、实现到配置芯片等一系列功能。还有许多工具可以完成对设计的仿真、优化、约束、在线调试等功能。这些工具易学易用，可以使设计人员更能集中精力进行电路设计。,7,FPGA,的发展趋势,向更高密度、更大容量的系统级方向发展。,向低成本、低电压、低功耗、微封装和环保型发展。,IP,资源复用理念得到普遍认同并成为主要设计方式。,MCU,、,DSP,和,MPU,等嵌入式处理器,IP,将成为,FPGA,应用的核心。,8,第二章主流,FPGA,器件介绍,第,2,章主要内容,各厂商,FPGA,系列介绍,Altera FPGA,主流器件介绍,Xilinx FPGA,主流器件介绍,10,FPGA,厂商,ALTERA,基于,RAM,工艺的通用,FPGA,XILINX,基于,RAM,工艺的通用,FPGA,ACTEL,基于反熔丝工艺和,FLASH,工艺非易失性的,FPGA,LATTICE,具有混合工艺的特色,FPGA,11,ALTERA,公司,FPGA,系列,Cyclone,低成本,FPGA,系列，针对成本敏感的应用,Cyclone 130nm,工艺,Cyclone II90nm,工艺,Cyclone III65nm,工艺,Arria GX,带有收发器的中低成本,FPGA,系列，针对,PCIE,、千兆,以太网和,Serial RapidIO,Stratix,高端,FPGA,系列，针对高密度高性能应用,Stratix 130nm,工艺,Stratix II/GX90nm,工艺,Stratix III L/E65nm,工艺,Stratix IV E/GT/GX40nm,工艺,12,Xilinx,公司,FPGA,系列,Spartan,低成本,FPGA,系列，针对成本敏感的应用,Spartan IIE/II/XL 130nm,工艺,Spartan 3/3E/3A/3AN/3A DSP90nm,工艺,Spartan 6 LX/LXT45nm,工艺,Virtex,高端,FPGA,系列，针对高密度高性能应用,Virtex II/IIPro130nm,工艺,Virtex 4 LX/SX/FX90nm,工艺,Virtex 5 LX/LXT/SXT/FXT/TXT65nm,工艺,Virtex 6 LXT/SXT/HXT40nm,工艺,13,ACTEL,公司,FPGA,系列,ProASIC3,最低成本、低功耗、可重编程非易失,FPGA,系列,ProASIC3/E,低功耗、低成本,FPGA,ProASIC3 nano,具有增强,I/O,功能的最低成本的,FPGA,ProASIC3L 6,低功耗、高性能和低成本平衡的,FPGA,IGLOO,低功耗、小面积、低成本、可重编程,Flash FPGA,IGLOO/e,功耗超低的可编程,FPGA,IGLOO nano,业界功耗最低、尺寸最小的,FPGA,IGLOO PLUS,具有增强,I/O,功能的低功耗,FPGA,Fusion,将可配置模拟部件、大容量,Flash,、时钟电路，以及基,于,Flash,的高性能可编程逻辑集成在单片器件中,14,Lattice,公司,FPGA,系列,LatticeSC,高性能,FPGA,系列,LatticeSC,业界最快的,FPGA,结构，采纳了系统级特性。,LatticeXP,非易失 的,Flash FPGA,系列,LatticeXP 290nm,闪存片上存储器，瞬时上电、小的芯片面积、,串行,TAG,存储器、设计安全性等。支持现场升级,(Live Updates),、,128,位的,AES,加密以及双引导技术。,LatticeECP,低成本结构和一些先进特性的,FPGA,系列,LatticeECP3,业界拥有,SERDES,功能的,FPGA,器件中，具有最低的功,耗和价格,15,第,2,章主要内容,FPGA,生产厂商介绍,Altera FPGA,主流器件介绍,Xilinx FPGA,主流器件介绍,16,主流低端器件,Cyclone III,65nm,低成本,FPGA,系列,特性总结,17,18,主流高端器件,Stratix IV,40nm,高性能、高端,FPGA,Stratix IV E,非收发器应用的通用,FPGA,特性总结,1,、,ALM,:GT,和,GX,型号有,530K,等价,LE,，,E,型号有,680K,等价,LE;,分段式的,8,输入,LUT,。,2,、,可编程功耗技术,:,每一个可编程,LAB,、,DSP,模块和存储器模块都可工作在高,速模式和低功耗模式,3,、,外部存储器接口,:,支持,DDR3,、,DDR2,、,QDR II,、,QDR,、,RLDRAM,和,RLDRAM,等外,部,DRAM,和,SRAM,接口，速度可到,533M/Hz,4,、,DSP,模块,:,具有,1360,个,18,位,x 18,位乘法器，可灵活配置为多种模式。,5,、高速,IO,支持,:,支持可编程摆率、驱动能力、输出延时和,OCT,等功能，经过,优化后的,LVDS IO,性能在,150M1.6G,之间,6,、时钟管理,:12,个,PLL,，速度在,5720MHz,之间。还有,16,个全局时钟、,88,个象,限时钟及,132,个外围时钟。,19,20,Stratix IV GX,优异的带宽性能和信号完整性,特性总结,21,Stratix IV GT,带有,11.3-Gbps,收发器,特性总结,22,主流高端器件,Stratix III,65nm,高性能、高端,FPGA,Stratix III-L,逻辑、存储器和,DSP,资源平衡,Stratix III-E,增强了存储器和,DSP,资源,23,第,2,章主要内容,FPGA,生产厂商介绍,Altera FPGA,主流器件介绍,Xilinx FPGA,主流器件介绍,24,主流低端器件,Spartan 3,90nm,低成本,FPGA,系列,Spartan 3,密度优化的，适用于,数据综合处理,Spartan 3E,逻辑优化的，适用于逻辑集成和嵌入式控制,Spartan 3AIO,优化的，适用于多,IO,应用，如桥接，存储器接口,Spartan 3AN,非易失的，适用于空间受限的设计,Spartan 3A DSPDSP,应用优化，适用于,DSP,相关应用,25,Spartan 3,特性,:1,、,DCM,频率,5M300M,，,DDR/DDR2,最高到,400M,IO,最大,24mA,驱动电流,2,、支持,19,种,IO,标准和多种电平标准,26,Spartan 3E,资源,增强特性,逻辑密度高。支持多种配置方式（,SPI,BPI,等）,27,Spartan 3A:,适用于多,IO,的低成本应用,增强特性,1,有,suspend,模式，可降低系统功耗,增强特性,2,增强的,DDR,支持，,IO,密度高,28,Spartan 3AN:,整合了非易失,MEMORY,增强特性,1,内嵌,11M,的非易失,MEMORY,，节省外部空间，易用，简化设计,增强特性,2,代码更安全,29,Spartan 3A DSP:,内嵌高性能,DSP,模块,增强特性,1,内嵌基于,Virtex 4,的,DSP48A,模块，独立布线，,250M,处理能力,增强特性,2,增强了,BLOCK RAM,，工作频率,250M,30,主流低端器件,Spartan 6,45nm,低成本、低功耗,FPGA,系列,Spartan-6 LX,具有逻辑优化的,Spartan-6 LXT,具有高速串行数据连接,31,Spartan-6 LX,的基本特性,1,、基于双寄存器、,6,输入查找表的,slice,2,、,IO,支持,1.2V3.3V,的多种电平和多种接口标准；每对差分,IO,传输速度,1Gb/s,；支持,DDR,、,DDR2,、,DDR3,和,RLDDR,，最高支持速率,800Mb/s,；支持,PCI-33MHz,。,3,、增强的,DSP,处理模块,-DSP48A1,4,、增强的时钟管理模块,(CMT),，一个,CMT,由,2,个,DCM,和,1,个,PLL,组成。,5,、支持多种配置模式，包括低成本的,SPI,模式和,NOR FLASH,模式。,6,、增强的设计安全保护，使用了,DNA,身份验证方式和,AES,流加密方式,7,、低成本的增强型的软处理器,MicroBlaze,。,32,Spartan-6 LXT,的附加特性,1,、集成了高速,GTP,串行收发器，最高速率为,3.125Gb/s,接口类型包括,SATA,，,PCI-E,，,1G,以太网，,DisplayPort,，,OBSAI,CPRI,EPON,等。,2,、为,PCI Express,设计集成了,Endpoint block,。,33,主流高端器件,Virtex5,65nm,高端高性能,FPGA,系列,Virtex-5 LX,：高性能通用逻辑应用,Virtex-5 LXT,：具有高级串行连接功能的高性能逻辑应用,Virtex-5 SXT,：具有高级串行连接功能的高性能信号处理应用,Virtex-5 FXT,：具有高级串行连接功能的高性能嵌入式系统,Virtex-5 TXT,：具有双密度高级串行连接功能的高性能系统,34,Virtex-5,系列的基本特性,1,、真,6,输入查找表,(LUT),技术，双,5-LUT,选项。,2,、时钟管理模块,(CMT),具有零延迟缓冲、频率综合和时钟相移功能的数字时钟管理器模块；具有输入抖动滤波、零延迟缓冲、频率综合和相位匹配时钟分频功能的,PLL,模块。,3,、真双端口,RAM,模块,36 Kb Block RAM/FIFO,4,、高级,DSP48E Slice,5,、支持多种配置模式，包括低成本的,SPI,模式和并行,FLASH,模式。,6,、所有器件都有系统监视功能（片上,/,片外热特性监视、片上,/,片外电源监视、通过,JTAG,端口访问所有监视量）,7,、,LXT,、,SXT,和,FXT,器件同样封装中引脚兼容,35,Virtex-5 LXT,、,SXT,、,TXT,、,FXT,的特性,1,、,PCI Express,集成端点模块、符合,PCI Express,基本规范,1.1,。,2,、三态,10/100/1000 Mb/s,以太网,MAC,，可以将,RocketIO,收发器用作,PHY,，也可以用多种软,MII,（媒体独立接口）方案将其连接到外部,PHY,Virtex-5 LXT,、,SXT,的特有功能,100 Mb/s,到,3.75 Gb/s,的,RocketIO GTP,收发器,Virtex-5 TXT,、,FXT,的特有功能,150 Mb/s,到,6.5 Gb/s,的,RocketIO GTX,收发器,Virtex-5 FXT,的特有功能,包含了,PowerPC 440,微处理器模块（,RISC,架构、七级流水线、包括,32 KB,的指令和数据缓存）,36,Virtex-5 LX,、,LXT,系列器件,37,Virtex-5 SXT,、,TXT,、,FXT,系列器件,Virtex-5 Slice,的组织方式与前几代不同。每个,Virtex-5 Slice,包含四个,LUT,和四个触发器,2.,每个,DSP48E Slice,包含一个,25 x 18,乘法器、一个加法器和一个累加器。,3.Block RAM,的基本容量为,36 Kb,。每个模块也可用作两个独立的,18 Kb,模块。,4.,每个时钟管理模块,(CMT),包含两个,DCM,和一个,PLL,。,38,主流高端器件,Virtex-6,40nm,高端高性能,FPGA,系列,Virtex-6,系列,FPGA,是,XILINX,公司最新发布的产品，目前有两个系列：,Virtex-6 LXT,具有高级串行连接功能的高性能逻辑应用,Virtex-6 SXT,具有高级串行连接功能的高性能信号处理应用,39,第三章,Virtex 5,硬件设计,第,3,章主要内容,XILINX Virtex-5,详细概述,Virtex-5,硬件特性,硬件电路设计要点,41,Virtex-5 FPGA,逻辑,逻辑速度更高，比,V4,高,12,个等级,可级联的,32,位变量移位寄存器或,64,位分布式存储器功能,优异的布线架构，增强了对角线方向的布线，连接模块与模块之间的中间连线极少,多达,330,000,个逻辑单元,42,550 MHz,时钟,多达六个时钟管理模块,(CMT),每个,CMT,包含两个,DCM,和一个,PLL-,时钟发生器总数多达,18,个,灵活的,DCM,到,PLL,或,PLL,到,DCM,级联,可实现优化低抖动时钟和精确占空比的差分时钟树结构,32,个全局时钟网络，还有局部时钟、,I/O,时钟和本地时钟,550 MHz DSP48E Slice,25 x 18,补码乘法运算,用于乘法累加,(MACC),运算的可选,48,位累加器，可选择将累加器级联为,96,位构,用于复数乘法运算或乘加运算的集成加法器。,可选按位逻辑运行模式,在一个,DSP,列中完全可级联，无需外部布线资源,43,550 MHz,集成模块存储器,高达,16.4 Mb,的集成模块存储器,带有可选双,18 Kb,模式的,36 Kb,模块,真双端口,RAM,单元,每端口宽度可达,36,位,独立的端口宽度选择（,1,位宽到,72,位宽）,对于简单双端口运行,(,一个读端口和一个写端口,),，每端口宽度可达,72,位,支持,9,、,18,、,36,位和,72,位宽度的存储器位数及奇偶校验,/,边带存储器,从,32K x 1,到,512 x 72,的配置（,8K x 4,到,512 x 72,用于,FIFO,运行）,多速率,FIFO,支持逻辑,支持同步,FIFO,具有完全可编程近满标志和近空标志的满标志和空标志,字节写功能,专用级联布线，无需,FPGA,布线即可形成,64K x 1,存储器,满足高可靠性存储器要求的集成可选,ECC,针对,18 Kb,（及以下）运行的特殊降功耗设计,44,Select IO,每个,banks,提供,VRN,和,VRP,参考电压，根据不同的参考电压提供不同的,IO,标准。,可以与外部具有不同电压和阈值的信号直接连接,在速度,/,噪声性能方面达到优化平衡,无需在单板上放置接口转换器件,IOB,可编程,可编程单端或差分,(LVDS),运行,具有可选单倍数据速率,(SDR),或双倍数据速率,(DDR),寄存器的输入模块,具有可选,SDR,或,DDR,寄存器的输出模块,双向模块,逐比特去歪斜电路,专用,I/O,和区域时钟资源,内置数据串行器,/,解串器,45,支持多种差分信号标准,LVDS,和扩展,LVDS,（仅,2.5V,）,BLVDS,（总线,LVDS,）,ULVDS,Hypertransport,差分,HSTL 1.5V,和,1.8V,（,I,和,II,级）,差分,SSTL 1.8V,和,2.5V,（,I,和,II,级）,RSDS,（,2.5V,点对点）,支持多种单端输入,/,输出标准,LVTTL,LVCMOS,（,3.3V,、,2.5V,、,1.8V,、,1.5V,和,1.2V,）,PCI,（,33,和,66 MHz,）,PCI-X,GTL,和,GTLP,HSTL 1.5V,和,1.8V,（,I,、,II,、,III,和,IV,级）,HSTL 1.2V,（一级）,SSTL 1.8V,和,2.5V,（,I,和,II,级）,46,数字可控阻抗,(DCI),DCI,即通过特定的参考电压，在芯片内部提供,IO,管脚的特定匹配电阻,DCI,使得,输出驱动器可以与板上走线的阻抗相匹配,为接收器和发送器提供端接电阻,DCI,优势,通过消除短线反射来提高信号的完整性,通过减少外部电阻的使用来降低布板的复杂度和减少元器件的数目,内部的反馈电路可以消除由于温度电压和工艺变化带来的影响,47,配置,支持,Platform Flash,配置、,SPI Flash,配置或标准并行,NOR Flash,配置,主串行模式、从,SelectMAP,模式、主,SelectMAP,模式、,边界扫描模式、,SPI,模式、,BPI,模式（字节宽度外设接口标准,x8,或,x16 NOR Flash,）,专用的回读重新配置逻辑，可支持比特流,256,位,AES,比特流解密，可保护知识产权并防止复制设计,改进的比特流检错,/,纠错功能,自动总线宽度检测功能从动串行模式,支持冷,/,热启动的多比特流管理,(MBM),并行菊花链,配置,CRC,和,ECC,支持，可实现最强大、最灵活的器件完整性校验,通过,ICAP,端口进行部分重配置,48,RocketIO GTP,收发器,8-24,个通道,RocketIO GTP,收发器，速度,:100 Mb/s,到,3.2 Gb/s(6.5Gb/s),。,完全时钟和数据恢复功能,8/16,位或,10/20,位数据通路支持,集成,FIFO/,弹性缓冲器,通道绑定和时钟校正支持,嵌入式,32,位,CRC,生成,/,检查,集成的间隔符检测或,A1/A2,检测功能,可编程预加重（,AKA,发射器均衡）,可编程发射器输出摆幅，可编程接收器均衡，可编程接收器终端,嵌入式支持：带外,(OOB),信令：串行,ATA,；信标、电气空闲和,PCI Express,接收器检测,针对接收器的片上可旁路,AC,耦合,内置式,PRBS,生成器,/,校验器,49,三态,(10/100/1000 Mb/s),以太网,MAC,符合,IEEE 802.3,经过,UNH,一致性测试,使用,SelectIO,技术的,MII/GMII,接口，或者当与,RocketIO,收发器配合使用时的,SGMII,接口,半双工或全双工,支持巨型帧,1000 Base-X PCS/PMA,：当与,RocketIO GTP,收发器配合使用时，可提供完全,1000 Base-X,片上实现,对微处理器的,DCR,总线连接,50,与,PCI Express,兼容的集成端点模块,与,RocketIO GTP,收发器配合使用，在尽量少用,FPGA,逻辑的情况下提供全面的,PCI Express,端点功能。,符合,PCI Express,基础规范,1.1,PCI Express,端点模块或传统,PCI Express,端点模块,8,倍、,4,倍、,2,倍或,1,倍通道宽度,电源管理支持,用,Block RAM,作缓冲,完全缓冲式发送与接收,访问,PCI Express,配置空间和内部配置的管理界面,全程支持最大有效载荷（,128,字节到,4096,字节）,最多两条虚拟通道,(VC),循环、加权循环或严格优先级,VC,仲裁,最多,6 x 32,位或,3 x 64,位,BAR,（或,32,位和,64,位组合）,51,第,3,章主要内容,XILINX Virtex-5,模块详细概述,Virtex-5,硬件特性,硬件电路设计,52,Virtex-5,速度等级,速度等级,Virtex-5,速度等级分为,3,个等级，即,-,1(,最慢,),、,-2,和,-3(,最快,),。,不同的速度等级下，,IO,开关特性,(LVTTL,、,LVCMOS,、,LVDS,、,HSTL,、,SSTL,和,GTL,等,),、,RAM,、,MEMORY,接口,(DDR,、,DDR2,和,QDDR,等,),、乘法器、加法器和网络接口,(SFI,、,SPI),的速度不同。,53,Virtex-5,电源特性,核心电源,VCCint=1V10%,，静态电流大小为,0.3A4.2A(,与型号相关,),，动态电流与运行频率、使用资源等有关，可以使用,Xilinx,公司提供的仿真工具,Xilinx Power Estimator,进行评估。,辅助电源,VCCaux=2.5V10%,，,静态电流大小为,38mA350mA(,与型号相关,),，动态电流与运行频率、使用资源有关，可以使用,Xilinx,公司提供的工具,Xilinx Power Estimator,进行评估。,IO Bank,电源,VCCO=1.2V3.3V10%,，,静态电流大小为,1.5mA12mA(,与型号相关,),动态电流与使用的实际情况有关。,KEY,保持电源,Vbat=1V3.6V,Imax=150nA,。,54,差分信号标准,LVDS,和扩展,LVDS,（仅,2.5V,）,BLVDS,（总线,LVDS,）,ULVDS,Hypertransport,差分,HSTL 1.5V,和,1.8V,（,I,和,II,级）,差分,SSTL 1.8V,和,2.5V,（,I,和,II,级）,RSDS,（,2.5V,点对点）,单端输入,/,输出标准,LVTTL,LVCMOS,（,3.3V,、,2.5V,、,1.8V,、,1.5V,和,1.2V,）,PCI,（,33,和,66 MHz,）,PCI-X,GTL,和,GTLP,HSTL 1.5V,和,1.8V,（,I,、,II,、,III,和,IV,级）,HSTL 1.2V,（一级）,SSTL 1.8V,和,2.5V,（,I,和,II,级）,Virtex-5 IO,特性,55,IO,驱动能力,LVTTL,输出电流,224mA,LVCMOS,（,3.3V,、,2.5V,）输出电流,224mA,LVCMOS,（,1.8V,、,1.5V,）输出电流,216mA,LVCMOS,（,1.2V,）,输出电流,28mA,IO SWITCH SPEED,不同的,IO,接口标准、,IO,电压和,IO,模式都会有不同的开关速度，详细数,据请参考相关器件的,DATASHEET,Virtex-5 IO,特性,56,第,3,章主要内容,XILINX Virtex-5,模块详细概述,Virtex-5,硬件特性,硬件电路设计,57,FPGA,型号选择,1,、根据所需要的逻辑资源,(LE),和时钟资源,(DCM,个数,),，选择具有合适大小的,LE,和合适数目,DCM,的,FPGA,2,、根据需要的,IO,数选择合适的,FPGA,的封装形式。,3,、选择封装时考虑一下芯片的面积和布线情况。,58,选择,FPGA,的配置,EPROM,1,、查看数据手册根据，根据,FPGA,的型号选择合适容量的,EPROM,。,2,、根据需要选择相应的配置模式。,主,/,从,SelectMAP,模式：速度很快，连线多，不便于布线,主,/,从 串模式：连线少，布线方便，但速度慢,SPI,模式,：布线较方便，速度一般，成本低。,BPI,模式：成本低，,速度快，连线多，不便于布线。,3,、,根据配置模式选择相应的,EPROM,的型号。,SelectMAP,模式和串行模式：使用,XILINX,公司的,Platform Flash,SPI,模式,：具有标准,SPI,接口的,Flash,。,BPI,模式：具有标准并行接口的,NOR,Flash,。,59,FPGA,的电源系统,1,、根据,FPGA,的型号,利用,Xilinx,提供的工具,XPE,对我们所试用的情况做评估后，得出下图所示的表格：,60,FPGA,的电源系统,2,、根据需要选择合适的电源芯片。,一般,FPGA,的电源所需电流比较大，建议采用开关电源芯片。,BANK,电压：不同的,bank,可以使用不同的电压。,VBAT,供电,：可以选用扣式锂电池或超级电容供电,。,3,、上电时序,有些型号的,FPGA,对上电时序有要求，请参考其,DATASHEET,选择有上电控制的电源芯片。,61,FPGA,的电源系统实例方案,62,FPGA,的电源分组,63,FPGA,的,IO,管脚,1,、专用管脚：有特殊功能,(,如配置相关管脚，,JTAG,相关脚,),，不能用作其他使用,。,2,、多功能管脚：既可以做功能管脚使用，也可作为,IO,使用，如,Vref,、,VRP,、,VRN,、,A0A25,、,D0D32,等,3,、通用,IO,：如使用差分模式，请注意所对应的差分对。,4,、,IO,保护：对于外引的,IO,应尽量给于保护，防止外部的静电、大电流等损坏,IO,管脚，导致,FPGA,芯片损坏。,64,FPGA,的,IO BANK,65,1156,个,PINTop Signal Layer,66,1156,个,PIN2th,、,3th Signal Layer,67,1156,个,PIN4th,、,5th Signal Layer,68,1156,个,PIN6th Signal Layer,69,去耦电容的选择和放置,70,去耦电容的用法和放置,71,去耦电容的用法和放置,72,第四章,V4LX160 FPGA,平台介绍,V4LX160FPGA,平台架构,74,平台上的资源,1,、,FPGA,型号：,XC4VLX160F1148,。,2,、其他资源：,时钟晶振：,2,路可插拔晶振，连接,FPGA,的全局时钟,密钥保持电池,配置,FLASH,：两片,32M,的,Platform Flash,。,按键：一个,Reload,按键和一连接到,IO,上得个按键。,指示灯：,3.3V,、,4.3V,、,FPGA DONE,分别对于,3,个指示灯,3,、,IO,接口,:,提供约,600,个用户,I/O,电压均可配置为,3.3/2.5/1.8V,两个,SAMTEC 200pin,高密度连接件提供超过,360,个用户,I/O,1,个,120pin,和,1,个,60PIN,高速连接件，提供超过,150,个高速,I/O,。,1,个,1.27mm,普通,100pin,排母，提供超过,90,个,I/O,。,1,个,50pin,双排针,提供,50,个,I/O,可做,IO,使用也可供观测,4,、对外电源接口：,1,个,2.54mm,普通,2pin,连接件，提供,6V/1A,2,个,pin,的,BANK,电压，电流,500mA,，同时提供,3.3V,电源电流,500mA,75,76,77,此课件下载可自行编辑修改，仅供参考！感谢您的支持，我们努力做得更好！谢谢,