RS485模块规范.doc

目录
1 1概述
2
2 2标准电路接口
2
.1 2.1框图
2
.2 2.2电路说明
2
.3 2.3原理图统一要求
3
.4 2.3.1电平要求
3
.5 2.3.2时钟信号
4
.6 2.3.3关断功能
4
.7 2.3.4非门使用
5
.8 2.3.5匹配电阻
5
.9 2.4PCB设计注意事项
5
.10 2.4.1布局要求
5
.11 2.4.2布线要求
5
1 3可以变通的地方
5
2 4附录1：相关器件的直流参数
6
3 5附录2：关键技术分析
7
4 6附录3：HDLC多个主设备总线模式的框图
8
5 7附录4：实际使用的总线结构
9
6 8附录5：HDLC控制器的管脚连接方法
11
7 9附录6：82525与CPU的接口设计
11
.1 9.1Intel的CPU
11
.2 9.2Motorola的CPU
11
1 10更新记录
12

单板间RS485通信规范
I. 概述
在10G （V2.0）系统中，提供3路共享式收发合一RS485总线，使用HDLC协议的多个主设备总线模式（HDLC Bus Multimaster），用于各单板之间任意两单板相互通信。3路的RS485电平转换均采用75176完成，其中2路的HDLC协议处理由82525提供，第3路HDLC协议处理由CPU（主控板是MPC8260，其他板是MPC850）处理。
II. 标准电路接口
A. 框图
RS485通信的框图如下：

B. 电路说明
1、RS485共享式收发合一总线需具有关断功能，所以必须有控制位控制。由框图易见：“控制位”为“1”，关断； “控制位”为“0”，正常工作。对第3路总线，可以由CPU控制，需要同时保留不经FPGA关断的兼容设计。在2.3.3节“关断功能”中将详细描述。
2、75176的RE一直有效，RXD端一直接收数据。
3、使用74(A)HC04的目的是可以实现由TXD控制发送使能端，详见附录2“关键技术分析”。对于非门的使用，见2.3.4节“非门使用”。
4、使用上拉电阻的目的：因为要使用FPGA做关断控制，如果FPGA没有加载，那么FPGA的输出脚是悬空的，75176可能输出错误数据影响其他单板。为了防止这种现象的发生，将FPGA的输出脚上拉，经04反相后变为“0”，禁止发送。
C. 原理图统一要求
1. 电平要求
82525是5.0V器件，第1、第2路的TXD、RXD为5.0V信号；第3路是MPC850提供的，MPC850是3.3V器件，第3路的TXD、RXD为3.3V信号。75176为5.0V器件。
第1、2路的RXD不需要作电平转换，可以由75176输出给82525。第1、2路的 TXD信号要输入到FPGA，不同板的FPGA不同，需要检查FPGA能否接收82525的输出的TXD信号，如不能则需进行电平转换。 82525输出具体参数如下（条件：VDD＝5V±5%，VSS＝0V）：

Min
Max
VOL

0.45V
VOH
2.4V

可见82525虽是5.0V CMOS器件，但输出兼容TTL。
并且，FPGA输出的信号将送到74(A)HC04。74(A)HC04是5V CMOS器件，电平是CMOS电平，不能兼容TTL。必须注意FPGA输出能否驱动74(A)HC04的输入，其输入具体参数如下（条件：VCC＝4.5V；74HC04和74AHC04的VIL、VIH参数相同）：

Min
Max
VIL
0
1.35V
VIH
3.15V

如果FPGA输出不能驱动74(A)HC04输入，则需要作电平转换。2001年6月5日前的规范里使用的一直是74HC04，根据需要也可以将74HC04更换成其他类型的04（比如74AHC04，或者甚至3.3V供电的04），但必须考虑电平的兼容（FPGA的输出和75176的输入等）。
MPC850是3.3V器件，兼容5V TTL，其TXD可以驱动75176，所以第3路的TXD可以不转换接到75176，如果能通过驱动器隔离则更好，可以保护CPU。但是，因为MPC850的输入高电平（VIH）不能超过3.6V，为防止损坏MPC850，第3路的RXD由75176发出后必须转换成3.3V信号送给MPC850。
送到扣板的2M时钟信号要求为3.3V输入，具体参数如下：

Min
Max
VIL
0
0.8V
VIH
2.0V
3.6V
不同板的FPGA不同，需要检查FPGA输出的2M信号是否满足上述参数要求。如果FPGA的I/O电压为3.3V，则一般能满足； 如果FPGA的I/O电压为5.0V，则需要检查FPGA输出的2M信号是否满足上述参数要求以决定是否做电平变换。
附录1里有这几种器件的电气特性参数。
3.3V电平/5.0V CMOS电平变换可以采用双电源供电的74ALVC164245（编码： 36020131，PCB封装： SOP48-25-300）。
1. 时钟信号
用于HDLC的2M时钟信号要求统一由38M经FPGA/CPLD/EPLD分频输出，这样可以保证到各个单板的2M时钟信号的统一，且必要时可以使用其他频率的时钟（比如1M、4M）通信。
如果使用850扣板，那么注意：在第1版中，CPU的时钟和82525的时钟是同一个时钟； 在第2版及以后版本中，CPU的时钟和82525的时钟分开，是不同的时钟。
2. 关断功能
RS485发送必须需具有关断功能。
注意：由逻辑实现关断时，逻辑必须保证逻辑器件加载后485是关断的（注意器件加载后的控制位的状态）。同样，软件必须保证平常应将485关断（缺省必须关断），软件需要发送数据时打开，发送完成后关闭，以保证系统的可靠，防止因为某块单板的错误而影响系统其他单板的通信（比如：没有关断，CPU死机或者82525异常导致TXD为低，则其他任何单板都将无法发送，但关断了则可以不影响其他单板）。
对第1、2路RS485，直接由FPGA关断。
对第3路RS485，做两种关断设计，保留由FPGA关断，同时保留不经过FPGA关断而直接由CPU关断的的兼容设计，电路如下图所示：

这样，如果CPU可以控制关断，那么在FPGA没有加载时，第3路RS485仍可以正常使用。如果0Ω电阻不焊，则由FPGA控制关断；如果0Ω电阻使用，则不经过FPGA，由CPU控制（此时FPGA的逻辑注意调整，尤其是管脚属性，如下图蓝色字体所示）。

3. 非门使用
框图中的非门NOT使用分立器件74(A)HC04。注意：不能用FPGA实现，但可以用CPLD/EPLD实现。参见第3部分“可以变通的地方”。
2001年6月5日前的规范中一直使用的是74HC04。根据具体情况，也可以将74HC04更换成其他类型的04（比如74AHC04，或者甚至3.3V供电的04），但必须考虑电平的兼容（FPGA的输出和75176的输入等），参见2.3.1节“电平要求”。
目前74HC04（编码：36020117）降为D，可以直接替换成74AHC04（编码：36020116）而不需要做改动。
4. 匹配电阻
参照OptiX 2500+的单板RS485通信规范，各单板可暂时保留匹配电阻（布线困难者可去掉，但XCS，SCC一定要保留），系统联调时决定上下拉电阻的去留。
B. PCB设计注意事项
1. 布局要求
每块单板上的75176直接挂在485总线上，要求75176离RS485总线尽可能近，越近越好，所以尽量放在插座附近。
2. 布线要求
RS485总线的信号为差分信号，差分线必须并行走线。

II. 可以变通的地方
如果板上有CPLD/EPLD，则04反相门可以不用，但控制位仍必须保留。参考设计如下图所示：

在AXCS上，其实就是这样使用的，不过AXCS的CPLD的寄存器接口是DSP而不是MPC850。
说明：
1、CPLD/EPLD的逻辑门为“或非门”NOR。
2、如果可以保证75176的DE脚为确定电平，75176的使能端的下拉电阻可以不用。
3、控制位可以换成控制线。可以采用的设计如下：

FPGA与CPU有接口，CPU可以控制FPGA输出关断信号。注意：上拉电阻应该在FPGA输出的地方，FPGA没有加载时才能关断，如上图所示。如果在CPLD输出的地方下拉将起不到作用。
III. 附录1：相关器件的直流参数
82525直流参数：（条件：VDD＝5V±5%，VSS＝0V；单位：V）

Min
Max
VIL
-0.4
0.8
VIH
2
VCC+0.4
VOL

0.45
VOH
2.4

75176直流参数：（条件：4.75V<VCC<5.25V；单位：V）

Min
Max
VIL

0.8
VIH
2

VOL

0.5
VOH
2.7

850直流参数：（条件：VCC＝3.0 - 3.6V；单位：V）

Min
Max
VIL
GND
0.8
VIH
2
3.6
VOL

0.5
VOH
2.4

I. 附录2：关键技术分析
规范电路示意图：

如果TXD为“0”，那么经反相后变成“1”，即DE为“1”，将把DI的值输出（参见下面75176框图）；由于规范电路DI接地，所以输出的是“0”－－即TXD；而RE一直有效，所以RO将输出“0”－－也就是TXD。
如果TXD为“1”，那么经反相后变成“0”，即DE为“0”，不能输出（参见下面75176框图），那么接收端如何收到这个“1”呢？

现在DE为“0”，三态门关闭，不能输出（参见上面75176框图），DO/RI、DO/RI 两个管脚等效于“悬空”－－但我们的规范电路上有3个匹配电阻，所以此时RI-RI的值（即DO/RI、DO/RI 两个管脚的压差）大约为0.37V（5V/(750Ω+120Ω+750Ω)]*120Ω=0.37V）。
由芯片手册的接收特性（参见下图）可知，只要RI-RI的值为正值，则认为收到的是“1”，RO输出“1”－－也就是TXD。
所以接收端就收到了TXD的数据。

II. 附录3：HDLC多个主设备总线模式的框图

III. 附录4：实际使用的总线结构

IV. 附录5：HDLC控制器的管脚连接方法
根据HDLC总线多个主设备通信方式（参见附录3），RXD脚在82525侧是和CTS/CXD脚连在一起的；对CPU侧，RXD脚是和CTS脚连在一起的。如下图所示：

I. 附录6：82525与CPU的接口设计
82525的管脚复用情况：
IM1=1
Motorola
IM1=0
Intel
管脚
DS（IM0='1'）
RD
RD/IC1
R/W
WR
WR/IC0
CS
CS
CS
IM0
ALE
ALE/IM0
A. Intel的CPU
如果是Intel的CPU，那么很好处理，接成Intel方式就可以了，注意IM1应该接成“0”。
A. Motorola的CPU
如果是Motorola的CPU，那么可以接成Intel方式，也可以接成Motorola方式。分别说明如下：
接成Intel方式：
82525管脚
对应的CPU管脚
备注
IM1
－
下拉；IM1=“0”，表示Intel接口。
RD/IC1
OE

WR/IC0
WE0

CS
CS

ALE/IM0
－
上拉
接成Motorola方式：
82525管脚
对应的CPU管脚
备注
IM1
－
上拉。IM1=“1”，表示Motorola接口。
RD/IC1
CS
当作“DS”使用，850等CPU没有DS信号，可以直接接片选。
WR/IC0
R/W

CS
CS

ALE/IM0
－
上拉。RD/IC1当作“DS”使用。