集成电路原理与设计全套课件.ppt

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,集成电路原理与设计,绪论及工艺基础,2,课程目标,学习利用,MOS,器件构建数字集成电路,培养电路设计能力：根据不同设计要求（面积，速度，功耗和可靠性），进行电路,分析,和优化,设计,的能力,3,关于本课程,联系器件和电路知识：,SOC,、,ULSI,、,MEMS,方向均需要,先修课程：工艺原理、器件物理、数字逻辑,后续课程：集成电路设计实习,考核方式：期末考试,60,作业,25,期中考试,15,4,第一章 绪论,集成电路的历史,集成电路的发展规律,等比例缩小原则,未来发展和挑战,5,集成电路的发展,第一个晶体管是那年发明的,?,A.1945 B.1947 C.1951 D.1958,发明者当时供职于哪家公司,?,A.IBM B.Bell Lab C.TI D.Motorola,6,第一个晶体管,Modern-day electronics began with the invention in,1947,of the bi-polar transistor by,Bardeen,et.al,at,Bell Laboratories,7,The evolution of IC,第一块集成电路是那年做出来的,?,A.1956 B.1958 C.1959 D.1961,发明者当时供职于哪家公司,?,A.IBM B.Bell Labs C.TI D.Motorola,8,第一块集成电路,In,1958,the integrated circuit was born when,Jack Kilby,at,Texas Instruments,successfully interconnected several transistors,resistors and capacitors on a single substrate,9,晶体管发展,Transistor,Bardeen,et.al.,(Bell Labs)in 1947,Bipolar transistor,Schockley in 1948,First monolithic IC,Jack Kilby in 1958,First commercial IC logic gates,Fairchild 1960,TTL,1962 into the 1990,s,ECL,1974 into the 1980,s,10,MOSFET,工艺,MOSFET transistor-Lilienfeld(Canada)in 1925 and Heil(England)in 1935,CMOS,1960,s,但是有很多工艺加工问题,PMOS in 1960,s(calculators),NMOS in 1970,s(4004,8080),for speed,CMOS in 1980,s,功耗优势,BiCMOS,Gallium-Arsenide,Silicon-Germanium,SOI,Copper-Low K,strained silicon,High-k gate oxide.,11,绪论,集成电路的历史,集成电路的发展规律,等比例缩小原则,未来发展和挑战,12,Moore,s Law,1965,年，,Gordon Moore,预测单个芯片上集成的晶体管的数目每,18,个月可以增加一倍,2300 transistors,108 KHz clock(Intel 4004)-1971,16 Million transistors(Ultra Sparc III)-1998,42 Million,2 GHz clock(Intel P4)-2001,125 Million,3.4Ghz(Intel P4 Prescott)-2004 Feb 02,13,#of Transistors per Die,Source:ISSCC 2003 G.Moore “No exponential is forever,but forever can be delayed”,14,摩尔定律晶体管贬值,Gordon Moore,在,1965,年提出了摩尔定律：芯片上晶体管的数目每,18,个月增加,1,倍；如果认为单个芯片的价格基本不变，这相当于芯片上单个晶体管的,价格同步下降,的过程,假设,1965,年一辆豪华跑车的售价是,10,万美元，如果该车的价格也能按照摩尔定律发展，则目前的售价如何？,$per Transistor,15,绪论,集成电路的历史,集成电路的发展规律,等比例缩小原则,未来发展和挑战,16,MOS,器件的发展：按比例缩小,半导体工艺技术的发展遵循摩尔定律：,新工艺的特征尺寸是前代工艺的,0.7,倍，即器件密度为前代的,2,倍,MOS,器件的发展就是按比例缩小（,scaling down,）的过程,17,MOSFET,缩小趋势,18,按比例缩小理论,根据摩尔定律，器件尺寸不断缩小，短沟效应等二级效应出现,为了抑制二级效应，在器件按比例缩小过程中需要遵守一定的,规则,:,恒定电场原则,CE,恒定电压原则,CV,准恒定电场原则,QCE,19,按比例缩小,CE,原则,20,按比例缩小,CE,工艺参数的按比例缩小,器件尺寸（,T,ox,，,L,，,W,，,X,j,）,1/,掺杂浓度（,N,a,，,N,d,）,电源电压（,Vdd,）,1/,器件参数的变化,电场,1,载流子速度,1,耗尽区宽度,1/,电容,1/,漂移电流,1/,沟道电阻,1,电路参数的变化,电路的延迟,(TCV/I),1/,好,器件的功耗,(PVI),1/,2,很好,功耗延迟乘积,PDP(=PT),1/,3,非常好,21,按比例,CE,规则对电路影响,功耗延迟积（,Power-Delay-Product,）,PDP,按,3,次方减小，而面积按照平方减小,CE,规则变化的器件集成度按平方增加，速度线性增加，而功耗平方减小,成本下降，性能提高,-,这就是人们不断追求半导体工艺进步的主要原因,22,绪论,集成电路的历史,集成电路的发展规律,等比例缩小原则,未来发展和挑战,微电子未来发展,more,moore,23,微电子未来发展,more,than,moore,24,集成电路原理与设计,集成电路制作工艺：工艺基础,26,第二章 集成电路制作工艺,2.1.1,集成电路加工的基本操作,2.1.2 MOS,结构和分类,2.2.1 N,阱,CMOS,工艺,2.2.2,深亚微米,CMOS,工艺,2.3.1 CMOS IC,中的寄生效应,2.3.2 SOI,工艺,2.3.3 CMOS,版图设计规则,27,2.1.1,集成电路加工的基本操作,1,、形成薄膜,（二氧化硅、多晶硅、金属等薄层）,2,、形成图形,（器件和互连线）,3,、掺 杂,（调整器件特性）,28,半导体芯片制作过程,29,硅片（,wafer,）的制作,30,掩模版（,mask,reticle,）的制作,31,外延衬底的制作,32,1,、形成图形,半导体加工过程：将设计者提供的集成电路,版图图形,复制到硅片上,光刻与刻蚀：半导体加工水平决定于光刻和刻蚀所形成的线条宽度,33,光刻（,photolithography,）,34,曝光（,exposure,）,35,刻蚀（,etch,）,36,2,、薄膜形成：淀积,37,2,、薄膜形成：氧化,38,3,、掺杂：扩散和注入,39,从器件到电路：通孔,40,从器件到电路：互连线,41,从器件到电路：多层互连,42,从器件到电路：多层互连,43,从硅片到芯片：加工后端,44,从硅片到芯片：加工后端,45,从硅片到芯片：加工后端,46,第二章 集成电路制作工艺,2.1.1,集成电路加工的基本操作,2.1.2 MOS,结构和分类,2.2.1 N,阱,CMOS,工艺,2.2.2,深亚微米,CMOS,工艺,2.3.1 CMOS IC,中的寄生效应,2.3.2 CMOS,版图设计规则,2.3.3 SOI,工艺,47,2.1.2,MOS,结构和分类,MOS,器件是一个夹层结构,M,：是,metal,，金属,O,：是,oxide,，氧化物,S,：是,semiconductor,，半导体,早期工艺,MOS,器件的栅极用金属制造，所以从栅极向下是金属，氧化物和半导体结构,48,MOS,开关,A Switch!,|V,GS,|,An MOS Transistor,数字电路把,MOS,管看作是一个电压控制的开关,当控制电压高于,阈值电压,，开关闭合，低于阈值电压，开关断开,49,1,、,MOS,器件结构,MOS,器件有四个端可以连接电极，分别为源，漏，栅和衬底,半导体衬底表面在栅极绝缘层以下部分称为沟道区,MOS,在纵向是,M,O,S,结构，在横向是,源沟道漏,的结构,D,S,G,B,NMOS with,Bulk Contact,50,MOS,：栅极和衬底,MOS,的衬底,BULK,端是掺杂的半导体，一般接固定的电源和地电压,因此有时候,MOS,器件的符号只标出,G,D,S,三端,NMOS,衬底接,GND,，,PMOS,衬底接,VDD,D,S,G,B,NMOS with,Bulk Contact,G,S,D,51,MOS,：漏，栅，源，衬,栅极的隔离是靠绝缘的栅氧化层，同半导体表面上的其他三个电极隔开,源极和漏极同衬底接触，源漏和衬底的隔离是靠形成的反向,PN,结,源极和漏极之间由两个,PN,结隔开,因此，在,MOS,器件的工作过程中需要保持源漏同衬底之间的,PN,结,0,偏或者是反偏,52,MOS,晶体管的基本结构,源漏区：主要目的是形成源漏电极，作为开关的两端,沟道区：器件的主要工作区，沟道的长度（,L,）和宽度（,W,）直接影响着沟道内的电流,53,MOSFET,54,MOS,晶体管的结构参数,沟道的长度（,L,）、宽度（,W,）和栅氧化层厚度（,t,ox,）直接影响着沟道电流的大小,栅氧化层厚度是由工艺决定的，,MOS,器件的主要设计参数就是沟道长度和宽度,Gate oxide,n+,Source,Drain,p substrate,Bulk(Body),Field-Oxide,(SiO,2,),n+,Polysilicon Gate,L,W,55,MOS,的沟道长度,栅长是决定器件尺寸的关键，也是区分不同半导体加工技术换代的标志，是半导体集成度的标志，因此也称为关键尺寸（,critical dimension,）,Gate oxide,n+,Source,Drain,p substrate,Bulk(Body),p+stopper,Field-Oxide,(SiO,2,),n+,Polysilicon Gate,L,W,56,沟道长度的计算,源漏区加工过程中掺杂向半导体表面,横向扩散,实际的沟道长度同设计中图形宽度并不相等,t,ox,n,+,n,+,Cross section,L,Gate oxide,L,d,L,d,L,G,Polysilicon,gate,Top view,Gate-bulk,overlap,Source,n,+,Drain,n,+,W,57,MOS,的器件宽度,沟道电流在,WL,的沟道区域内，沿着沟道长度的方向，在源漏端之间流动；沟道长度越小、宽度越大，电流也越大,沟道长度受到加工工艺的限制，一般取允许的最小尺寸，即关键尺寸；而沟道宽度是主要的设计变量,Gate oxide,n+,Source,Drain,p substrate,Bulk(Body),p+stopper,Field-Oxide,(SiO,2,),n+,Polysilicon Gate,L,W,58,沟道宽度的计算,对于简单的矩形栅极，沟道宽度就是有源区的宽度,而对于复杂形状的,mos,器件，需要根据实际情况确定,沟道宽度,源端,漏端,漏端,漏端,源端,59,MOS,器件的实际沟道宽度,局部氧化,LOCOS,工艺,场氧在有源区边缘形成鸟嘴,使得实际的沟道宽度有所减小,60,2,、,MOS,器件的分类,NMOS,器件中的载流子是电子，源漏区是,n,区，衬底是,p,型,PMOS,器件中的载流子是空穴，源漏区是,p,区，衬底是,n,型,为了产生导电沟道，以及源漏,pn,结隔离，两种器件的端电压极性相反,61,MOS,器件的分类,根据工作机制,MOS,分为增强型和耗尽型,一般以,n,沟道增强型,MOS,举例，增强型器件在栅压小于阈值电压的时候，无法产生导电沟道,耗尽型,MOS,器件在没有加栅压情况下就有沟道，需要加栅压才能使得沟道消失,62,MOS Transistors-Types and Symbols,D,S,G,D,S,G,G,S,D,D,S,G,NMOS,Enhancement,NMOS,PMOS,Depletion,Enhancement,B,NMOS with,Bulk Contact,应用最多的是增强型,NMOS,和,PMOS,MOS,作为四端器件有,D,G,S,B,四个电极,在设计中，同类型的,MOS,器件的衬底一般接相同的电位，为了简便，只画出,3,端，而默认衬底接电源,/,地,63,MOS,晶体管的输入特性,CMOS,：增强型,NMOS,和,PMOS,目前的数字集成电路中耗尽型,MOS,较少使用,64,MOS,晶体管的分类,65,MOS,晶体管的结构特点,由于具有源漏同衬底的隔离，,MOS,器件同双极器件相比占用面积小，,集成度高,MOS,是绝缘栅结构，即,栅极不取电流,，输入阻抗高，易于电路间的直接耦合,源漏对称结构使得器件具有双向导通特性，设计灵活,CMOS,结构没有静态短路功耗,由于,MOS,器件是少子导电，需要先产生沟道电荷，然后才能导电，因此速度比双极器件慢,66,第二章 集成电路制作工艺,2.1.1,集成电路加工的基本操作,2.1.2 MOS,结构和分类,2.2.1 N,阱,CMOS,工艺,2.2.2,深亚微米,CMOS,工艺,2.3.1 CMOS IC,中的寄生效应,2.3.2 CMOS,版图设计规则,2.3.3 SOI,工艺,67,2.2.1,N,阱,CMOS,结构和工艺,衬底硅片,制作阱,场区氧化,形成硅栅,形成源、漏区,制作互连线,68,1,、硅片的选择,晶向无缺陷的单晶硅片,8,英寸硅片，硅片厚度约,700um,p,型硅片，电阻率为,10-50cm,NMOS,做在衬底上，,PMOS,在,N,阱里,69,CMOS,反相器版图：,N,阱工艺,有源区掺杂：,Ndiff,Pdiff,？,70,2,、制作,n,阱,热氧化形成初始氧化层作为阱区注入的掩蔽层,在氧化层上开出,n,阱区窗口,注磷在窗口下面形成,n,阱,退火和阱区推进,71,3,、场区氧化,LOCOS,工艺具体步骤,生长薄层,SiO,2,缓冲层,淀积氮化硅,刻掉场区的氮化硅和缓冲氧化层,场区注入,热氧化形成场氧化层,72,场氧向有源区侵蚀问题,局部氧化,LOCOS,工艺,场氧在有源区边缘形成鸟嘴,在缓冲层二氧化硅上淀积一层多晶硅缓冲层,深亚微米工艺一般采用沟槽隔离,STI,73,场区寄生,MOS,晶体管,防止出现寄生沟道措施,:,足够厚的场氧化层,场区注硼,74,4,、制作硅栅,硅栅工艺实现了栅,和源、漏区自对准,生长缓冲层,沟道区注入,生长栅氧化层,淀积多晶硅,多晶硅掺杂,光刻和刻蚀形成多晶硅栅,75,5,、形成源和漏区,n+,区 作为,NMOS,源、漏区和,n,阱引出区,硼注入形成,PMOS,的源漏区和,p,型衬底接触区,76,6,、形成金属互连线,在整个硅片上淀积氧化层,通过光刻在氧化层上开出引线孔,在整个硅片上淀积金属层,光刻形成需要的金属互连线图形,Vout,Vdd,77,n,阱,CMOS,剖面结构,GND,V,DD,78,第二章 集成电路制作工艺,2.1.1,集成电路加工的基本操作,2.1.2 MOS,结构和分类,2.2.1 N,阱,CMOS,工艺,2.2.2,深亚微米,CMOS,工艺,2.3.1 CMOS IC,中的寄生效应,2.3.2 CMOS,版图设计规则,2.3.3 SOI,工艺,79,2.2.2,深亚微米,CMOS,结构和工艺,80,深亚微米,CMOS,工艺的主要改进,浅沟槽隔离,双阱工艺,非均匀沟道掺杂,n+/p+,两种硅栅,极浅的源漏延伸区,硅化物自对准栅,-,源,-,漏结构,多层铜互连,81,1,、浅沟槽隔离,常规,CMOS,工艺中的,LOCOS,隔离的缺点,表面有较大的不平整度,鸟嘴使实际有源区面积减小,高温氧化热应力也会对硅片造成损伤和变形,浅沟槽隔离的优势,占用的面积小，有利于提高集成密度,不会形成鸟嘴,用,CVD,淀积绝缘层从而减少了高温过程,82,浅沟槽隔离（,STI,）,光刻胶,氮化硅,（,a,）,（,b,）,（,c,）,（,d,）,83,STI,抑制窄沟效应,84,2,、外延双阱工艺,单阱,CMOS,工艺，阱区浓度较高，阱内器件有较大的衬偏系数和源、漏区,pn,结电容,采用外延双阱工艺的好处,由于外延层电阻率很高，可以分别根据,NMOS,和,PMOS,性能优化要求选择适当的,n,阱和,p,阱浓度,阱内的器件可以减少受到,粒子辐射的影响,外延衬底有助于抑制体硅,CMOS,的寄生闩锁效应,85,3,沟道区的逆向掺杂结构,沟道掺杂原子数的随机涨落引起器件阈值电压参数起伏，因此希望沟道表面不（低）掺杂；体内需要高掺杂，抑制穿通电流,逆向掺杂技术利用纵向非均匀衬底掺杂，抑制短沟穿通电流,86,逆向掺杂,逆向掺杂杂质分布,0.25um,工艺,100,个,NMOS,器件阈值电压统计结果,器件阈值分布的标准差减小,87,4,、,n,、,p,两种硅栅,在,CMOS,电路中希望,NMOS,和,PMOS,的性能对称,，这样有利于获得最佳电路性能,NMOS,和,PMOS,阈值电压绝对值基本相同,如果,NMOS,和,PMOS,都选用,n+,硅栅，则,PMOS,的负阈值电压绝对值要比,NMOS,的阈值电压大很多,PMOS,采用,p,硅栅减小其阈值电压的绝对值，从而获得和,NMOS,采用,n,硅栅对称的性能,88,5,、,SDE,结构,减小源漏区结深有利于抑制短沟效应,问题：,简单地减小源、漏区结深将使源、漏区寄生电阻增大造成,MOS,晶体管性能退化,解决办法：,使用,SDE,结构，在沟道两端形成极浅的源、漏延伸区,89,6,、硅化物自对准结构,在栅极两侧形成一定厚度的氧化硅或氮化硅侧墙，然后淀积难熔金属并和硅反应形成硅化物,作用：,减小多晶硅线和源、漏区寄生电阻；减小金属连线与源、漏区引线孔接触电阻,硅化物同时淀积在栅电极上和暴露的源、漏区上，,因此是自对准结构,90,7,、铜互连,铜比铝的电阻率低,40,左右，铜互连代替铝互连可以减小互连线寄生电阻,铜易于扩散到硅中，会影响器件性能；铜还会对加工设备造成污染，因此铜互连不能用常规淀积和刻蚀方法形成,铜互连技术特点：,显著减小互连线的寄生电阻,与低,k,介质材料结合减小寄生电容，提高电路性能,“,镶嵌,”,（大马士革）技术和化学机械抛光技术,91,常规互连和镶嵌工艺比较,氧化层,光刻胶,金属,92,铜互连可以减少连线层数,93,先进深亚微米,CMOS,工艺过程,94,先进深亚微米,CMOS,工艺过程（续）,本节总结,集成电路工艺基础,MOS,结构和分类,N,阱,CMOS,工艺,深亚微米,CMOS,工艺,95,集成电路原理与设计,制作工艺：闩锁效应、版图规则和,SOI,第二章 集成电路制作工艺,2.1.1,集成电路加工的基本操作,2.1.2 MOS,结构和分类,2.2.1 N,阱,CMOS,工艺,2.2.2,深亚微米,CMOS,工艺,2.3.1 CMOS IC,中的寄生效应,2.3.2 CMOS,版图设计规则,2.3.3 SOI,工艺,97,铜互连可以减少连线层数,98,CMOS,工艺,99,100,寄生效应：场区寄生,MOS,晶体管,防止出现寄生沟道的措施,:,足够厚的场氧化层,场区注硼,体硅,CMOS,中的闩锁效应,101,V,DD,V,SS,V,in,V,out,闩锁效应,:,等效电路,如果某些干扰使得,V,out,高于,V,dd,或者低于,G,nd,引起寄生双极器件,Q3,或,Q4,导通,102,Q1,Q2,Q3,Q4,Vout,Vout,Rw,Rs,V,DD,寄生晶体管,Q,1,、,Q,2,，寄生电阻,R,nw,、,R,sub,构成等效电路,Q,1,和,Q,2,交叉耦合形成正反馈回路,电流在,Q,1,和,Q,2,之间循环放大,V,DD,和,GND,之间形成极大的电流，电源和地之间锁定在一个很低的电压,(,维持电压,V,h,),防止闩锁效应的措施,减小阱区和衬底的寄生电阻,降低寄生双极晶体管的增益,使衬底加反向偏压,加保护环,用外延衬底,采用,SOI,工艺,104,抑制闩锁效应：,105,1,、减小寄生电阻,2,、降低寄生晶体管增益,3,、衬底加反向偏压,4,、保护环,106,5,、外延衬底,107,6.SOI,工艺,108,第二章 集成电路制作工艺,2.1.1,集成电路加工的基本操作,2.1.2 MOS,结构和分类,2.2.1 N,阱,CMOS,工艺,2.2.2,深亚微米,CMOS,工艺,2.3.1 CMOS IC,中的寄生效应,2.3.2 CMOS,版图设计规则,2.3.3 SOI,工艺,109,根据版图数据制作掩模版,110,集成电路的设计过程,现代,VLSI,的设计过程是一个从抽象到具体的过程,抽象的目的是提高设计层级，提高设计能力,设计的过程就是逐步对高层级的抽象设计向低层级的设计进行映射的过程,111,Conception,Validation,Abstraction,Detail,Implementation,Fabrication,集成电路的设计层级,最早的,IC,设计根据版图数据加工掩模版，利用掩模版进行加工,当时的,IC,设计人员同机械和建筑设计人员类似，用直尺和坐标纸工作,112,SYSTEM,GATE,CIRCUIT,V,out,V,in,CIRCUIT,V,out,V,in,MODULE,+,DEVICE,n+,S,D,n+,G,集成电路的设计过程,设计的过程就是逐步对高层级的抽象设计向低层级的设计进行映射的过程,版图设计是设计过程的最后一步，也称作设计实现,113,Conception,Validation,Abstraction,Detail,Implementation,Fabrication,设计实现版图设计,114,版图设计的目的是完成集成电路加工所需的各个掩模版上的图形的设计,版图设计的主要约束条件是面积，对模拟电路来说还可能会影响性能甚至功能,由于半导体是精细加工，器件和电路的功能和性能都依赖于版图图形，加工工艺对版图设计提出限制条件，以避免可能的加工错误，这些限制条件就是,设计规则,Design Rules,设计规则是设计者和工艺工程师之间的接口,设计规则保证满足设计规则的设计加工后的器件可以达到工艺的标准性能,115,CMOS Process Layers,116,Layer,Polysilicon,Metal1,Metal2,Contact To Poly,Contact To Diffusion,Via,Well(p,n),Active Area(n+,p+),Color,Representation,Yellow,Green,Red,Blue,Magenta,Black,Black,Black,Select(p+,n+),Green,在版图设计工具中，把每个数据层规定一个层名，并用某个颜色和填充来区分,设计规则规定,同层和不同层,数据之间的宽度和间距等要求,117,Metal2,4,3,CMOS Inverter Layout,118,Vdd,119,金属,1,多晶硅,有源区,P,阱,接触孔,P+,注入,Gnd,120,金属,1,多晶硅,有源区,P,阱,接触孔,P+,注入,违背版图设计规则的结果,121,设计规则检查,122,版图设计过程中可以利用设计规则检查（,DRC,）工具，检查是否违反设计规则,根据工具的报错信息，修改版图图形，直到满足设计要求,poly_not_fet to all_diff minimum spacing=0.14 um.,版图设计规则的两种形式,微米规则,直接以微米为单位给出各种图形尺寸的要求,灵活性大，更能针对实际工艺水平；缺点是通用性差,规则,以,为单位给出各种图形尺寸的相对值,是工艺中能实现的最小尺寸，一般是用套刻间距作为,值，或者取栅长的一半为,最大优点是通用性强，适合,CMOS,按比例缩小的发展规律,123,版图设计规则示意图,124,三种尺寸限制：,1,）各层图形的最小尺寸,2,）同一层图形的最小间距,3,）不同层图形的套刻间距,125,一个,n,阱,CMOS,工艺的,设则,1.n,阱,W,1,最小宽度,10,W,2,最小间距（等电位）,6,（不等电位）,9,2.,有源区,A,1,最小宽度,3,A,2,最小间距,3,A,3,阱内,p,有源区到阱边最小间距,5,A,4,阱外,n,有源区与,n,阱最小间距,5,126,3.,多晶硅,P,1,最小宽度,2,P,2,最小间距,2,P,3,伸出有源区外的最小长度,2,P,4,硅栅到有源区边的最小距离,3,P,5,与有源区的最小外间距,1,4.,注入框,I,1,最小宽度,5,I,2,最小间距,2,I,3,对有源区的最小覆盖,2,127,5.,引线孔,C,1,最小引线孔面积,2,2,C,2,最小引线孔间距,2,C,3,有源区或多晶硅对引线孔的最小覆盖,1.5,C,4,有源区引线孔到多晶硅栅的最小间距,2,C,5,多晶硅引线孔到有源区最小间距,2,C,6,金属或注入框对引线孔的最小覆盖,1,6.,金属连线,M,1,最小线宽,3,M,2,最小间距,3,128,90nm CMOS,技术主要版图设计规则,图形,线宽（,um,）,间距（,um,）,有源区,0.12,0.14,多晶硅,0.10,0.14,引线孔,0.12,0.14,金属,1,0.12,0.12,通孔,1,6,0.13,0.15,金属,2,7,0.14,0.14,通孔,7,8,0.36,0.34,金属,8,9,0.42,0.42,n,+,/p,+,0.44,第二章 集成电路制作工艺,2.1.1,集成电路加工的基本操作,2.1.2 MOS,结构和分类,2.2.1 N,阱,CMOS,工艺,2.2.2,深亚微米,CMOS,工艺,2.3.1 CMOS IC,中的寄生效应,2.3.2 CMOS,版图设计规则,2.3.3 SOI,工艺,129,2.3.2 SOI CMOS,基本工艺,SOI,结构,SOI,工艺,SOI,优点,130,SOI CMOS,结构,131,1.,体区和衬底隔离。体电位是浮空会引起浮体效应。需专门设计体区的引出端。,2.,衬底相对沟道区也相当于一个,MOS,结构，因此也把,SOI MOSFET,的衬底又叫做背栅,是五端器件。,SOI MOSFET,的性能,厚膜器件,tsi2x,dm,。背栅对,MOSFET,性能基本没有影响，,和体硅,MOS,器件基本相同,薄膜器件,tsix,dm,。在栅电压的作用下可以使顶层硅膜全部耗尽,可以通过减薄硅膜抑制短沟道效应,132,形成,SOI,硅片的基本工艺,(1),注氧隔离技术（,SIMOX,）,通过高能量、大剂量注氧在硅中形成埋氧化层,.,O+,的剂量在,1.810,18,cm,-2,左右；,能量,200kev,埋氧化层把原始硅片分成,2,部分，上面的薄层硅用来做器件，下面是硅衬底,133,形成,SOI,硅片的基本工艺,(2),键合减薄技术（,BE,）,把,2,个生长了氧化层的硅片键合在一起，两个氧化层通过键合粘在一起成为埋氧化层,其中一个硅片腐蚀抛光减薄成为做器件的薄硅膜，另一个硅片作为支撑的衬底,134,形成,SOI,硅片的基本工艺,(3),智能剥离技术（,smart cut,）,解决了如何用键合技术形成薄硅膜,SOI,材料,可以形成高质量的薄硅膜,SOI,材料,135,136,Smart cut,流程,137,基于台面隔离的,SOI CMOS,基本工艺流程,138,139,SOI CMOS,的优越性,每个器件都被氧化层包围，完全与周围的器件隔离，从根本上消除了闩锁效应；,减小了,pn,结电容和互连线寄生电容,不用做阱，简化工艺，减小面积,极大减小了源、漏区,pn,结面积，从而减小了,pn,结泄漏电流,有很好的抗幅照性能；,实现三维立体集成。,140,SOI,技术实现三维立体集成,141,SOI CMOS,反相器结构,142,SOI,与体硅,CMOS,性能比较,143,抑制闩锁效应：,144,本节总结,闩锁效应及其解决方法,版图设计及设计规则,SOI,工艺及特点,145,集成电路原理与设计,MOS,器件,MOS,MOS,器件,M,：,metal,O,：,oxide,S,：,semiconductor,147,D,S,G,B,MOS,等效电路,压控电流源,漏电流：栅压，漏压，衬底偏压,148,D,S,G,B,CMOS,数字电路,149,A Switch!,|V,GS,|,An MOS Transistor,150,MOSFET,的输入特性曲线,开关特性,当,控制电压高于,阈值电压,，开关,闭合，低于,阈值电压，开关断开,D,S,G,B,151,MOSFET,输出特性曲线,电压控制电流源,非线性电阻,D,S,G,B,MOS,电路,152,V,out,=,V,DD,V,in,=,0,V,DD,(1),物理思想：瞬态过程，通过,PMOS,对,Vout,节点,电容充电,(2),I,DP,随输出变化,V,out,|V,TP,|,PMOS,线性,RC,网络,153,v,out,v,C,R,电路的延迟时间,MOS,器件,3.1.1 MOS,晶体管阈值电压,3.1.2 MOS,晶体管电流方程,3.2.1 MOS,晶体管的亚阈值电流,3.2.2 MOS,晶体管的瞬态特性,3.2.3 MOS,器件模型,154,MOS,晶体管阈值电压分析,阈值电压的定义：,使源端半导体表面达到强反型的,栅压,，是区分,MOS,器件导通和截止的分界点。,NMOS,开关模型,156,Gate,Source,(of carriers),Drain,(of carriers),|V,GS,|,|V,GS,|V,T,|,Open(off)(Gate=0),Closed(on)(Gate=1),R,on,阈值电压,157,S,D,p substrate,B,G,V,GS,+,-,n+,n+,depletion region,n channel,半导体表面达到强反型的栅压,-V,T,158,1,、阈值电压公式,(,假设,NMOS,源端和衬底接地,),V,FB,对应半导体平带电压,V,ox,对应栅氧化层上的压降,对应半导体表面耗尽层上的压降,D,S,G,B,159,体效应：对阈值电压的影响,假设衬底和源端等电位,如果衬底和源端之间有电压，阈值电压会发生变化，也称为,衬偏效应,衬底偏压,V,BS,对阈值影响,NMOS,器件一般加负的衬底偏压，即,V,BS,0,（,V,G,-,V,T,-,V,D,）,0,（,V,G,-,V,T,-,V,S,）,0,（,V,G,-,V,T,-,V,D,）,0,（,V,G,-,V,T,-,V,D,）,0,（,V,G,-,V,T,-,V,S,）,0,（,V,G,-,V,T,-,V,D,）,0,长沟道,MOS,器件模型,3.1.1 MOS,晶体管阈值电压分析,3.1.2 MOS,晶体管电流方程,3.2.1 MOS,晶体管的亚阈值电流,3.2.2 MOS,晶体管的瞬态特性,3.2.3 MOS,器件模型,177,NMOS,开关模型,178,Gate,Source,(of carriers),Drain,(of carriers),|V,GS,|,|V,GS,|V,T,|,Open(off)(Gate=0),Closed(on)(Gate=1),R,on,亚阈值区电流,179,亚阈值区,MOS,表面弱反型,亚阈值电流特性,180,亚阈电流以载流子的扩散运动为主,弱反型的,MOS,表面相当于一个双极晶体管,亚阈值电流,181,亚阈电流随着栅压指数变化,当漏压大于,3V,t,的时候，亚阈电流基本与漏压无关,亚阈电流同温度强烈相关,亚阈值电流,182,亚阈值斜率,183,也称为亚阈摆幅（,slew,）,温度对亚阈值斜率的影响,184,温度对亚阈值斜率的影响,体硅的亚阈值斜率一般不小于,90mv/dec,SOI,器件的亚阈值斜率可以接近理论极限值,60mv/dec,SOI,器件有更好的亚阈值特性,185,阈值电压对截止态电流的影响,186,The Power Crisis,187,低功耗工艺,188,80,0.25 V,13,000,920/400,0.08,m,24,1.2 V,CL013 HS,52,0.29 V,1,800,860/370,0.11,m,29,1.5 V,CL015 HS,42,42,42,42,T,ox,(effective),43,14,22,30,FET Perf.(GHz),0.40 V,0.73 V,0.63 V,0.42 V,V,Tn,300,0.15,1.60,20,I,off,(leakage)(,A/,m),780/360,320/130,500/180,600/260,I,DSat,(n/p)(,A/,m),0.13,m,0.18,m,0.16,m,0.16,m,L,gate,2 V,1.8 V,1.8 V,1.8 V,V,dd,CL018 HS,CL018 ULP,CL018 LP,CL018 G,From M