ESD保护简介演示幻灯片.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,ESD,保护简介,1,Concept,ESD:Electro-Static discharge,静电放电,如果,MOS,晶体管的栅氧化层上有很大的电压，会造成氧化层击穿，使器件永久破坏。,随着器件尺寸减小，栅氧化层不断减薄，氧化层能承受的电压也不断下降,tox,5nm,时，,V,Gm,=5V,由于,MOS,晶体管的栅电容很小，积累在栅极上的杂散电荷就能形成很大的等效栅压，引起器件和电路失效，这就是,ESD,问题（,Electrostatic Discharge,）,ESD,给电子器件环境会带来破坏性的后果。它是造成集成电路失效的主要原因之一。,2,ESD Model,ESD,模型常见的有三种,人体模型（,HBM,，,Human Body Model),、,充电器件模型,(CDM,，,Charge Device Model),机器模型,(MM,，,Machine Mode),其中以人体模型最为通行。一般的商用芯片，要求能够通过,2kV,静电电压的,HBM,检测。对于,HBM,放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。,3,人体模型,人体模型,(HBM),的等效电路。人体的等效电阻为,1.5k,。,4,测试模式,进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚之间都应该进行放电测试，每次放电检测都有正负两种极性，所以对,I/O,引脚会进行以下六种测试：,PS,模式：,VSS,接地，引脚施加正的,ESD,电压，对,VSS,放电，其余引脚悬空；,NS,模式：,VSS,接地，引脚施加负的,ESD,电压，对,VSS,放电，其余引脚悬空；,PD,模式：,VDD,接地，引脚施加正的,ESD,电压，对,VDD,放电，其余引脚悬空,ND,模式：,VDD,接地，引脚施加负的,ESD,电压，对,VDD,放电，其余引脚悬空,引脚对引脚正向模式：引脚施加正的,ESD,电压，其余所有,I,O,引脚一起接地，,VDD,和,VSS,引脚悬空；,引脚对引脚反向模式：引脚施加负的,ESD,电压，其余所有,I,O,引脚一起接地，,VDD,和,VSS,引脚悬空。,VDD,引脚只需进行,(1)(2),项测试,5,ESD,保护电路,ESD,保护电路的设计目的就是要避免工作电路成为,ESD,的放电通路而遭到损害，保证在任意两芯片引脚之间发生的,ESD,，都有适合的低阻旁路将,ESD,电流引入电源线。这个低阻旁路不但要能吸收,ESD,电流，还要能钳位工作电路的电压，防止工作电路由于电压过载而受损。这条电路通路还需要有很好的工作稳定性，能在,ESD,发生时快速响应，而且还不能对芯片正常工作电路有影响。,ESD,通过,PAD,导入芯片内部，因此,I/O,里所有与,PAD,直接相连的器件（具体到,I/O,，就是与,PAD,相连的输出驱动和输入接收器）都需要建立与之平行的,ESD,低阻旁路，将,ESD,电流引入电压线，再由电压线分布到芯片各个管脚，降低,ESD,的影响。根据对,ESD,低阻放电通路的要求，上面六个模式的通路必须保证在,ESD,发生时，形成与保护电路并行的低阻通路，旁路,ESD,电流，且能立即有效地钳位保护电路上的电压。而在这两部分正常工作时，不影响电路的正常工作。,6,输入端,ESD,保护电路,双二极管保护电路,PS,：,D2,击穿,NS,：,D2,导通,PD,：,D1,导通,ND,：,D1,击穿,栅极电位钳制在,7,输入端,ESD,保护电路,对深亚微米,CMOS,集成电路，栅氧化层的击穿电压很小，常规二极管的击穿电压较大，不能起到很好的保护作用。因此可以增加离子注入提高二极管衬底浓度，来降低二极管的击穿电压。,用场区,MOS,管作输入保护，输入端有较大的正脉冲电压时场区,MOS,管导通，使,ESD,电流旁路,用栅接地的,NMOS,管和栅接,VDD,的,PMOS,管共同构成输入保护电路。源漏区,pn,结起到二极管的保护作用,8,输入端,ESD,保护电路,特征尺寸的缩小对,ESD,保护电路的挑战,I/O,管脚数目增加，需减小保护电路的面,需降低保护电路的钳位电压，加快电荷泄放速度。,采用垂直双极晶体管（,Vertical Bipolar,V-BIP,）做保护电路。,输入电压过高时，,D,被击穿，电阻,R,使,V-BIP,发射结正偏，双极晶体管导,通，为,ESD,提供很大的放电,电流。,9,电源的,ESD,保护电路,ESD,应力电压加在电源和地的管脚之间,对缩小到深亚微米尺寸的电路，这种,ESD,应力更容易对电路造成损害，应在电源和地之间增加,ESD,保护电路。,用栅接地的,NMOS,管做电源的,ESD,保护,能为静电释放提供足够大的电流，器件的面积较大,钳位电压较高，可能在自己被击穿之前内部器件已损坏,10,电源的,ESD,保护电路,具有,ESD,变化探测功能的保护电路,正常工作时，,ESD,保护电路与内部电路相隔离,受到,ESD,冲击时，,V,X,缓慢上升，使,M,P,导通，,V,G,达到一个正电压，从而使钳位,NMOS,管导通,设计适当的,RC,常数，使钳位,NMOS,管的导通时间满足要求,11,输出端,ESD,保护电路,芯片的脱片输出级都是尺寸很大的,MOS,管构成的反相器，其漏区和衬底形成的,pn,结就相当于一个大面积的二极管,可以起到,ESD,保护作用。,一般输出级不用增加,ESD,保护器件。,对芯片的输出级,MOS,管尺寸不够大或者对可靠性要求很高的情况，也要在输出端增加保护二极管。,12,ESD,保护电路原理,在正常工作情况下，,NMOS,横向晶体管不会导通。当,ESD,发生时，漏极和衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。一部分产生的空穴被源极吸收，其余的流过衬底。由于衬底电阻,Rsub,的存在，使衬底电压提高。当衬底和源之间的,PN,结正偏时，电子就从源发射进入衬底。这些电子在源漏之间的电场的作用下，被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过,n-p-n,晶体管的电流不断增加，最终使,NMOS,晶体管漏极和衬底发生二次击穿，此时的击穿不再可逆，则,NMOS,管损坏。,13,ESD,保护的实现,14,15,一般,IO PAD,的,ESD,保护电路,二极管,ND,是,NMOS,漏极与,P,型衬底形成的寄生二级管，二极管,PD,是,PMOS,漏极与,N,阱形成的寄生二级管，,VDD,与,VSS,之间的二极管,Dp,是,N,阱与,P,型衬底形成的寄生二级管。电阻,Rs,和,Rin,用于进一步降低被保护器件上的,ESD,电压,16,电源和地之间的,ESD,保护,17,Thank you!,18,