第5章+半导体存储器.doc

第五章 半导体存储器(semiconductor memory) 按工艺分为双极型、MOS型 按读写工作方式可分为随机存取存储器和只读存储器 两个重要指标：存储容量和存取速度 芯片存储容量单元数数据线位数，如8K8位等 存取速度指从CPU给出有效的存储器地址到存储器输出有效数据所需要的时间。高速小于20ns，中速100200ns，低速在300ns以上。5.1 随机存取存储器RAM（Random Access Memory） 一RAM的组成 1存储矩阵 将基本的存储单元配置成一定的阵列并进行编址，有N1、N4、N8等 N1称位结构，N4、N8称字结构 2地址译码器 单译码编址：字线选择某字的所有位 双译码编址：分行、列两个译码器，行列交点即选中单元（字的所有位）（参见P158，F6-4） 3控制电路 片选端：CS=0，芯片选中工作（芯片允许） CS=1，芯片未选中（高阻） 或：CE=0，芯片开放 CE=1，芯片高阻 读/写端：R/W=1，读（或记R/W） R/W=0，写 4三状态双向缓冲器 二静态RAM 非破坏性读出，只要不断电保持在存储电路中的信息就不会丢失 一个基本存储单元一般由6个晶体管组成（P157，F6-3） T1T2放大，T3T4负载，T1T4组成双稳态触发器，T5T6控制 Intel 2114，NMOS静态RAM（P160，F6-6） 18脚，1K4位，组成6464矩阵，最大功耗525mw A3A8行译码（地址线6条，X=26=64个） A0、A1、A2、A9列译码（地址线4条，Y=24=16个，每个4位） 时序： 读周期： 写周期： 三动态RAM 一个基本存储单元由一个晶体管组成，数据信息存储在极间电容上，破坏性读出（P160，F6-6） 动态存储器的刷新：由于读出是破坏性的，存储时间长电荷会泄漏因而必须刷新 刷新实际上是一个读写过程，只是信息没有送到数据线上刷新是按存储矩阵的行进行的，在矩阵的每个位线上都有一个读出放大器，当选中某行时就对该行的所有单元读出再写回，完成刷新由于刷新时无列地址，信号不能输出每个单元必须在2ms内刷新一次，才能保证信息不丢失 (1) 2ms内等间隔刷新 如对128128的Intel 2116，若每15s刷新一行，则1.92ms可刷新所有行 IBM PC/XT使用4164，为64K1RAM，内部为4个128128，每次（隔15.6s）刷新4128个单元，用8253-5计数器的通道每15.12s请求8237-5的通道0刷新一次 (2) 在2ms内集中一段时间刷新 若刷新一次需0.5s，则128行需64s，这段时间内存储器不能进行读写操作，故称之为死时间 (3) 在一个指令周期中利用CPU不进行访问存储器的时间刷新 如Z80CPU在指令译码时不访问存储器 Intel 2116动态RAM（P162，F6-7） 16脚双列，16K1位 存储矩阵为128128（2个64128） A0A6：地址输入 用7根地址先分时作行、列地址选择，用RAS作行选通信号，CAS作列选通信号，与CPU连接必须经过行列选通信号发生器和地址多路转化器 CAS：列地址选通 RAS：行地址选通 兼作刷新地址选通，在刷新过程中RAS低电平，CAS高电平，使每一行所有单元在一个周期内同时刷新 DIN ：数据入 DOUT ：数据出 WE ：写开放 VBB：-5V VCC：+5V VDD：+12V VSS：地 准静态RAM：采用内部自刷新，从外部上看是个静态RAM 四PC机采用的主存储器 1FPM DRAM（Fast Page Mode DRAM，快速页面模式DRAM） 读取速度6080ns，一组DRAM安装在一块印制板上成为SIMM内存条（Single In-line Memory Module，单列直插内存模块），30线（386、486主板上）或72线（486、586主板上） 2EDO DRAM（Extended Data Out DRAM，扩展数据输出DRAM） 读取速度5060ns，72线，SIMM封装（586主板上） 3SDRAM（Synchronous burst DRAM，同步突发DRAM） 双存储体结构，突发模式，两个存储阵列一个被CPU读取数据时，另一个做好被读取的准备，两者相互自动切换，与CPU外频同步（不用等待），速度可达6ns 一组DRAM安装在一块印制板上成为DIMM内存条（Dual In-line Memory Module，双列直插内存模块），印制板单面84线，双面168线，3.3V，数据宽度64位，PC机主流内存 4DDR（Double Data Rate，双倍数据速率SDRAM） 数据线有特殊电路，可在时钟上下沿都传输数据，每个时钟可传输两个字（四字节），速度比SDRAM提高一倍，SDRAM只能传输一个字，DIMM封装，与SDRAM相似但不兼容，SDRAM电压3.3V，168线，DDR SDRAM电压2.2V，184线，成为装机首选 5DRDRAM 184线，2.5V，工作频率400MHz，能在时钟信号的上升下降沿各传输一次数据，故数据传输的实际频率为800MHz，峰值可达1.6GB/s，性能高但价格贵，用于高档机，市场占有率低，与SDRAM和DDR SDRAM不兼容5.2 只读存储器ROM（Read Only Memory） 1ROM（掩膜编程） 2PROM（现场编程） 3EPROM（反复编程）（见P166，F6-8） 写入时在PN结加上25V反向电压 擦除时用紫外光（2537埃）照射1030分钟 Intel 2716 EPROM 24脚双列，2K8位(见P167，T6-3，T6-4) 存储矩阵为128128（8个16128，每个代表一位） 地址线11条 A4A10为X译码，A0A3为Y译码 CE/PGM芯片开放/编程，=0芯片开放，=1编程 当OE=0，CE=0时，VPP=+5V读出 当CE=1时，VPP=+5V，2716处于功率下降，由525mw降至132mw，输出端高阻 当VPP=+25V，OE=1，写入 当VPP=+25V，OE=0，CE=0时为编程校验（输出） 4E2PROM（电可擦编程，Electrically Erasable Programmable ROM）：通过外加极性不同的电压进行编程和擦除，擦除可按字节进行（EPROM光照后全部变1） 5FLASH（快擦写，或闪速存储器，Flash Memory） 沿用EPROM的简单结构和浮栅/热电子注入编程方式，又兼备电擦除特性，可整体或分区擦写，整体擦除约1s（EPROM和E2PROM需1520min）5.3 存储器与CPU的连接(connection of memory to CPU) 存储器通过三组总线与CPU连接，主要考虑： 1CPU总线负载能力 2CPU的时序与存储器存取速度之间的配合 3存储器的地址分配和片选信号的选择 4控制信号的连接 一位扩展 地址线和各控制线并接，数据线分别接到CPU数据总线的各位 二字扩展（存储器容量扩展） 例：设CPU地址总线为16条，寻址能力64KB 用4片2K8芯片扩展成8KB 1线性选择法 存储器片内地址线与地址总线低位连接，片外地址线直接控制各存储器的片选端芯片A15A14A13A12A11A10A9A0地址范围1#2#3#4#1 0 1 1 11 1 0 1 11 1 1 0 11 1 1 1 0000 111B800BFFFD800DFFFE800EFFFF000F7FF存储器片外存储器片内 特点：电路简单，不需附加地址译码电路，但地址不连续，不能充分利用CPU可能直接寻址的全部地址 2译码选择法 存储器片内地址线与地址总线低位连接，片外地址线接译码器输入端，经译码后控制各存储器的片选端 3:8译码器74LS138（或Intel8205,两者引脚相容）（Intel8205控制端为E1、E2、E3）芯片A15A14A13A12A11A10A9A0地址范围1#2#3#4#0 0 0 0 00 0 0 0 10 0 0 1 00 0 0 1 1000 111000007FF08000FFF100017FF18001FFF未用001000011120003FFF 译码选择法可使芯片地址连续，充分利用CPU的寻址空间 3复合选择法（局部译码选择法） 线性选择法和译码选择法结合起来，存储器片内地址线与地址总线低位连接，片外地址线分两组，一组（通常较低位）作译码选择，另一组（通常较高位）作线性选择，但这种方法可能出现地址重复5.4 8086/8088的存储器(memory in 8086/8088 system) 1在8086CPU的系统中 对准字：一个字从偶数地址开始存放，字操作时只要一个总线周期 非对准字：一个字从奇数地址开始存放，字操作时需要两个总线周期 （因为这时A0=1未选中偶地址存储体） 2在8088CPU的系统中 3IBM PC/XT内存储器全译码编址，RAM区00000HBFFFFH（768KB） （基本RAM 640KB，扩展RAM 128KB） ROM区C0000HFFFFFH（256KB） （系统用F6000HFFFFFH 40KB，BIOS 8KB，BASIC 32KB） 4164动态RAM为64K1，9片一组（8位数据，一位奇校验）四组256KB 4164有8条地址线，行列分时使用，得16位地址（经两个存储器地址多路器74LS158作16位8位变换，每个8入4出），接到地址总线低16位 地址总线的高位A16A17同时经过两个3：8译码器分别选通4164的行地址和列地址 译码器输出与地址多路器同步，即 多路器输出低8位地址时，控制行地址（A7A0）的译码器工作，选择RAS 多路器输出高8位地址时，控制列地址（A15A8）的译码器工作，选择CAS 动态存储器刷新时只需各存储器行选通信号RAS有效 ROM区通过一个3:8译码器控制8个32KB共256KB的只读存储器本章要点： 1存储器分类、RAM组成、单双译码编址、动态存储器刷新 2存储器与CPU连接、线性选择法、译码选择法、74LS138 3对准字与非对准字