课程设计计算机的研制.doc

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第四章课程设计计算机的研制利用FD-CES实验仪提供的硬件资源（功能模块、控制台及外设等），可按设计、组装、调试三个步骤研制一台微程序控制的实验计算机。实验计算机的研制过程见图4-1。图4-1 4.1实验计算机的设计本阶段的任务是设计一套严密而周详的实验计算机技术资料，以供实施。 4.1.1 确定设计总要求这包括：（1）实验计算机是否使用外设（键盘和打印机），以什么方式使用外设（程序查询IO方式还是中断IO方式）。（2）实验计算机运算器采用什么结构（如多通用寄存器结构、多累加器结构等）。（3）实验计算机功能和用途（如可对键盘输入的两个2位十进制数进行四则运算，由打印机输出结果）。（4）实验计算机指令系统规模（共有多少条指令，指令功能等）。 4.1.2 设计整机逻辑框图根据设计要求，对实验仪硬件资源进行逻辑剪辑组合，便可设计出该实验计算机的整机逻辑框图。图4-2和图4-3是两种较典型的实验计算机整机逻辑框图。为利于调试，应在逻辑框图上标明各器件的控制信号及必要的输出信号。图4-2 整机逻辑框图1 图4-3 整机逻辑框图2 4.1.3 设计指令系统需确定实验计算机的指令系统具体由哪些指令组成，包含哪几种类型指令，指令操作数有哪几种寻址方式，以及指令编码等。这要兼顾必要性(编程方便)和可行性(硬件条件)。一、指令类型指令系统可含以下类型的指令： 1．算术/逻辑运算类指令如加法、减法、取反、取补、逻辑与、加1、减1等指令。 2．移位操作类指令如带进位或不带进位的移位、算术移位或逻辑环移等指令。 3．数据传送类指令通常指CPU内部寄存器之间传送或累加器与寄存器间的数据传送指令，如： MOV A，Ri MOV Ri，Rj 4．程序跳转控制类指令跳转指令分无条件必转和有条件跳转指令。“条件”可以是运算器的一些状态标志（如累加器内容为零标志ZD、进位标志CY、累加器最高位状态A7、累加器最低位状态A0），也可以是外设的状态标志（键盘有键入标志KB、打印机空闲标志PB）。如： JMP addr ；必转 JZ addr ；条件ZD＝1时跳转 JC addr ；条件CY＝1时跳转 JNKB addr ；条件KB＝0时跳转 5．存贮器操作类指令即存贮器读/写指令。一般指的是把内存某单元内容读到累加器或将累加器内容写入某内存单元。如： LDA addr ；（addr）—>A STA addr ；（A）—> addr 6．输入输出类指令由于FD-CES提供的外设（键盘和打印机）和内存统一编址（以地址最高位区别为0或1区分内存或外设），所以访问外设和访问内存的指令是统一的。对于运算器采用多累加器结构的实验计算机（如图4-2或图4-4），设计其指令系统时也应体现出“多累加器”的特性。如： ADD Ai，Aj ；（Ai）+（Aj）—>Ai RRC Ai，Aj ；（Aj）带CY右环移一位—>Ai MOV Ai，Aj ；（Aj）—>Ai MOV Ai，@Aj ；（I2.I1.I0（Aj））—>Ai LDAi，addr ；（addr）—>Ai STAi，addr ；（Ai）—>addr … 二、指令操作数寻址方式及其编码 1．单累加器多寄存器结构操作数寻址方式根据FD-CES提供的硬件条件，单累加器多寄存器结构的实验计算机指令的操作数寻址方式至少可有以下几种：（1）直接地址寻址 11位操作数地址由指令第一字节低3位和第二字节8位直接给出。例：LDA addr ；（addr ）—>A STA addr ；（A）—> addr 第一字节第二字节 a10 a9 a8 a7 a6 a5 a4 a3 a2 a1 a0 ½¬–––– 操作码 –––®½¬–––––––––––– 11位操作数地址 –––––––––––––––––––®½ 注：a10＝0，addr 为内存地址； a10＝1，addr为外设地址。（2）寄存器直接寻址指令（第一）字节含寄存器选择码，决定选哪个寄存器并对其操作。例：单字节指令 MOV A，Ri ；（Ri）—>A ½¬––––– 操作码及Ri选择码 ––––––®½ 例：双字节指令 MOV Ri，#data ；data—>Ri 第一字节第二字节 ½¬––––– 操作码及Ri选择码 –––––®½ ½¬––––––––––––– data ––––––––––––––®½ （3）寄存器间接寻址指令（第一）字节低3位I2.I1.I0为0××，它是操作数地址高3位（或称页面号），其中××两位是寄存器Ri选择码，该寄存器内容作为操作数地址低8位（页内地址）。例：单字节指令 MOV A，@Ri ；（0××（Ri））—>A MOV @Ri，A ；（A）—> 0××（Ri） Ri选择码 ½¬–––®½ 0 × × ½¬–––– 操作码 ––––®½¬–页面号–®½ （4）立即数寻址指令第二字节8位为立即可操作的数据。例：MOV A，#data ；data—>A MOV Ri，#data ；data—>Ri 第一字节第二字节 d7 d0 ½¬––––操作码及Ri选择段––––––––®½ ½¬–––––––––8位立即数data –––––––––®½ 2．多累加器结构操作数寻址方式对于运算器采用多累加器结构的实验计算机，其指令系统操作数寻址方式也可有多种。指令第一字节除含有操作码以外，通常含一个或两个累加器选择码段。例如：（1）直接地址寻址例：双字节指令 LDAi addr ；（addr）—>Ai 指令第一字节低3位和指令第二字节8位构成11位操作数地址，指令第一字节高5位含有累加器Ai选择码段。第一字节第二字节 a10 a9 a8 a7 a0 ½ 操作码及Ai选择码 ½¬–––––––––––– 11位操作数地址addr ––––––––––––––®½ （2）累加器直接寻址例：单字节指令 MOV Ai，Aj ；（Aj）—>Ai 指令（第一）字节含有两个累加器选择码段，分别用于选择Ai和Aj。 ½¬含操作码及Ai选择码. Aj选择码 ®½ （3）累加器间接寻址例：单字节指令 MOV Ai，@Aj ；（0××（Aj））—>Ai 指令（第一）字节含有两个累加器选择码段，而且低3位0××决定访内地址高3位（页面号），Aj的内容决定访内地址低8位(页内地址)。 Aj选择码 |¬-–––®| 0 × × |¬操作码及Ai选择码®|¬- 页面号 ®| （4）立即数寻址例：双字节指令 MOV Ai，#data ；data—>Ai 指令第一字节中含有一个累加器选择码段。第一字节第二字节 d7 d6 d5 d4 d3 d2 d1 d0 |¬––––––-操作码及Ai选择码 ––––––®| |¬––––––– 8位立即数data -–––––––––®| 4.1.4 设计指令执行流程应根据实验计算机整机逻辑图来设计指令系统中每条指令的执行流程。我们知道，一条指令从内存取出到执行完，需要若干个机器周期（节拍）。任何指令的第一个机器周期都是“取指令周期”，或称为公操作周期。而一条指令共需几个机器周期取决于指令在机内实现的复杂程度。对于微程序控制的计算机设计指令执行流程时，要保证每条微指令所含微操作的必要性和合理性，防止微操作之间有时序冲突，为此要分析： * 哪些微操作信息可以安排在同一条微指令中； * 哪些微操作信息必须安排在同一条微指令中； * 哪些微操作信息不能安排在同一条微指令中。另外，还应记住：总线IAB、IDB、OAB、ODB仅是传输信息的通路而已，无寄存信息的功能；利用总线传输信息时要保证信息的唯一性（即不能有一个以上器件向总线发送信息）；ALU的输出缓冲器BUFFER仅是三态传输门电路，无寄存功能。下面我们举几个例子说明如何设计指令流程。注：箭头表示数据信息流向，横线上信号为所需的控制信息。例一：单字节指令 ADD A，Ri （硬件见图4-2）该指令功能为（A）＋（Ri）®A，需执行如下微操作： ① (PC) IABOAB ；程序计数器PC内容作访问内存地址 ② (M)ODB IDBIR1 ；从内存该地址单元读出指令字节送指；令寄存器IR1 ③ (PC)+1 PC ；PC加1，为取下条指令字节准备 ④ (A) ACT ；累加器A内容送累加器暂存器ACT，；为ALU准备好被加数 ⑤ (ACT)+(Ri)BUF IDBA ；使暂存器TMP输出高阻，读Ri 寄存器内容，使ALU执行加法，结果经BUF至IDB最后送入累加器A ⑥ Cn+4 CY ；据加法结果置进位标志CY 其中，①② 必须在一拍（即取指令周期）内完成；⑤⑥也必须在同一拍内完成；而④不可以和⑤⑥在同一拍，但可以和①②在同一拍；③可以和⑤⑥同拍也可以和①②同拍；也可把③、④单独一拍，甚至③和④各一拍也可以。推荐采用如下方案： T0（第一拍）： ① ② ③ ④ T1（第二拍）： ⑤ ⑥ 例二：单字节指令 ADD Ai，Aj （硬件见图4-3）该指令功能为（Ai）＋（Aj）®Ai，需执行如下微操作： ① (PC) IAB OAB ；根据PC访问内存 ② (M)ODB IDBIR1 ；读出指令字节送IR1 ③ (PC)+1 PC ；PC加1计数,为取下条指令字节准备 ④ (Ai)IDB ®ACT ；读Ai，经IDB送入ACT，为ALU ；准备好被加数 ⑤ (Aj)IDB ®TMP ；读Aj，经IDB送入TMP，为ALU ；准备好加数 ⑥ (ACT)+(TMP)A ；ALU执行加法，结果暂存到累加器A ⑦ Cn+4 CY ；据加法结果置进位标志CY ⑧ (A)IDBAi ；累加器内容经BUF、IDB存入Ai 其中，①②必须同一拍；⑤⑥ 也必须同一拍；⑤可以和⑥ ⑦同一拍（这时TMP设置为直通,CT=1,OT=0），但不可以和④同一拍；④单独一拍；③可以和①②合一拍或与④合一拍。推荐采用如下方案： T0（第一拍）： ① ② ③ T1（第二拍）： ④ T2（第三拍）： ⑤ ⑥ ⑦ T3（第四拍）： ⑧ 例三：双字节指令 LDAi addr （硬件见图4-3）该指令功能为（addr）®Ai，需执行如下微操作： ① (PC) IAB OAB ；根据PC访问内存 ② (M)ODB IDBIR1 ；取出本指令第一字节送IR1 ③ (PC)+1 PC ；PC加1, 为取本指令下一字节准备 ④ (PC) IAB OAB ；根据PC访问内存 ⑤ (M) ODB IDBIR2 ；取出本指令第二字节送IR2 ⑥ (PC)+1PC ；PC加1, 为取下一指令字节准备 ⑦ I2.I1.I0(IR2)IABOAB ；由IR1低3位和IR2的8位形成11 ；位操作数地址 ⑧ (M)ODBIDBAi；从内存读出操作数存入Ai 其中，①②必须同一拍；⑤⑥ 也必须同一拍；⑦⑧也必须同一拍；③可以单独一拍或和①②合一拍；⑥ 可单独一拍也可和④、⑤合一拍或者和⑦ ⑧合一拍。推荐采用如下方案： T0（第一拍）： ① ② ③ T1（第二拍）： ④ ⑤ ⑥ T2（第三拍）： ⑦ ⑧ 例四：双字节指令 LDA addr （硬件见图4-3）该指令功能为（addr）®A，需执行如下微操作： ① (PC) IAB OAB ；根据PC访问内存 ② (M)ODB IDBIR1 ；取出指令第一字节送IR1 ③ (PC)+1PC ；PC加1，为取下条指令字节准备 ④ (PC)IABOAB ；根据PC访问内存 ⑤ (M) ODB IDBIR2 ；取出指令第二字节送IR2 ⑥ (PC)+1PC ；PC加1，为取下条指令字节准备 ⑦ I2.I1.I0(IR2)IABOAB ；由IR1低3位和IR2的8位形成11 ；位操作数地址 ⑧ (M)ODBIDBTMP ；从内存读出操作数送TMP ⑨ (TMP)A ；TMP内容经ALU传送，存入A 其中，①②必须同一拍；④⑤也必须同一拍；⑦⑧也必须同一拍；⑨可以单独一拍也可与⑦⑧合一拍；③可单独一拍也可和①②合一拍；⑥ 可单独一拍也可和④⑤合一拍或者和⑦ ⑧合一拍（TMP设置为直通）。推荐采用如下方案： T0（第一拍）： ① ② ③ T1（第二拍）： ④ ⑤ ⑥ T2（第三拍）： ⑦ ⑧ ⑨ 例五：双字节指令 JMP addr 该指令功能为 addr®PC，需执行如下微操作：（注：转移类指令与运算器结构无关） ① (PC)IABOAB ；根据PC访问内存 ② (M)ODB IDBIR1 ；取本指令第一字节送IR1 ③ (PC)+1PC ；PC加1 ④ (PC)IABOAB ；根据PC访问内存 ⑤ (M)ODBIDBIR2；取本指令第二字节(即addr低8位)送IR2 ⑥ (PC)+1PC ；PC加1，为取下条指令字节准备 ⑦ I2.I1.I0(IR2)IABPC ；由IR1低3位和IR2内容形成转移地；址送程序计数器PC 其中，①②必须同一拍；④⑤也必须同一拍；⑦单独一拍；③可以单独一拍也可与①②合一拍；⑥ 是冗余操作（为与其他双字节指令统一）。推荐采用如下方案： T0（第一拍）： ① ② ③ T1（第二拍）： ④ ⑤ ⑥ T2（第三拍）： ⑦ 例六：单字节指令 RRC A ；该指令功能是累加器A内容带进位CY右环移一位，即 ®CY®A7®A6®···®A1®A0® ，需执行如下微操作： | （注：本指令执行与运算器结构无关） ① (PC)IABOAB ；程序计数器PC内容作访问内存地址 ② (M)ODB IDBIR1 ；读出指令字节送IR1 ③ (PC)+1PC ；PC加1,为取下条指令字节准备 ④ (A)、CYA、CY ；控制累加器A带CY右环移一位（移入CY作A7，移出的A0送CY）其中，①②必须在一拍； ③可以和①②合一拍，；④可单独一拍。推荐采用如下方案： T0（第一拍）： ① ② ③ T1（第二拍）： ④ 例七：单字节指令 RRC Ai，Aj （硬件见图4-3）该指令功能为Aj内容带进位CY右环移一位送Ai和CY，需执行如下微操作： ① (PC)IABOAB ；根据PC访问内存 ② (M)ODB IDBIR1 ；取出指令字节送IR1 ③ (PC)+1PC ；PC加1,为取下条指令字节准备 ④ (Aj)IDBTMP ；读Aj内容经IDB送TMP ⑤ (TMP)A ；TMP内容经ALU传IDB到累加器A ⑥ (A)、CYA、CY ；控制A带CY右环移一位（移入CY作A7，移出的A0送CY） ⑦ (A)IDBAi ；A的内容经BUF传IDB至Ai 其中，①②必须同一拍； ③可单独一拍也可与①②合一拍或者和④合一拍；⑤可以和④合一拍但不可以和⑥ 合一拍。推荐采用如下方案： T0（第一拍）： ① ② ③ T1（第二拍）： ④ ⑤ T2（第三拍）： ⑥ T3（第四拍）： ⑦ 例八：单字节指令 MOV A，@Ri （硬件见图4-2）该指令功能为（I2.I1.I0（Ri））®A，需执行如下微操作： ① (PC)IABOAB ；根据PC访问内存 ② (M)ODBIDBIR1 ；取本指令字节送IR1 ③ (PC)+1PC ；PC加1，为取下条指令字节准备 ④ (Ri)BUFIDBIR2 ；读Ri内容经ALU传送至IDB，存入IR2 ⑤ I2.I1.I0(IR2)IABOAB ；由IR1低3位和IR2的8位形成操作；数地址 ⑥ (M)ODBIDB ®A ；从内存读出操作数送入累加器A 其中，①②必须同一拍；⑤⑥ 也必须同一拍；④单独一拍；③可与①②合一拍或与④合一拍，也可单独一拍。推荐采用如下方案： T0（第一拍）： ① ② ③ T1（第二拍）： ④ T2（第三拍）： ⑤ ⑥ 例九：单字节指令 MOV Ai，@Aj （硬件见图4-3）该指令功能为（I2.I1.I0（Aj））®Ai，需执行如下微操作： ① (PC)IABOAB ；根据PC访问内存 ② (M)ODBIDBIR1 ；取本指令字节送IR1 ③ (PC)+1PC ；PC加1，为取下条指令字节准备 ④ (Aj)IDBIR2 ；读Aj内容至IDB，存入IR2 ⑤ I2.I1.I0(IR2)IABOAB ；由IR1低3位和IR2的8位形成操作；数地址 ⑥ (M)ODBIDBAi；从内存读出操作数送Ai 其中，①②必须同一拍；④须一拍；⑤⑥ 也必须同一拍；③可单独一拍也可与①②合一拍或与④合一拍。推荐采用如下方案： T0（第一拍）： ① ② ③ T1（第二拍）： ④ T2（第三拍）： ⑤ ⑥ 例十：双字节指令 MOV A，#data （硬件见图4-2）该指令功能为 data ®A，需执行如下微操作： ① (PC)IABOAB ；根据PC访问内存 ② (M)ODBIDBIR1 ；取本指令第一字节送IR1 ③ (PC)+1PC ；PC加1，为取下条指令字节准备 ④ (PC)IABOAB ；根据PC访内存 ⑤ (M)ODBIDBA；取出本指令第二字节（即data）送A ⑥ (PC)+1PC ；PC加1，为取下条指令字节准备其中，①②必须同一拍； ③可单独一拍也可与①②合一拍； ④⑤也必须同一拍； ⑥ 可单独一拍也可与④⑤合一拍。推荐采用如下方案： T0（第一拍）： ① ② ③ T1（第二拍）： ④ ⑤ ⑥ 例十一：双字节指令 MOV Ai，#data （硬件见图4-3）该指令功能为 data®Ai，需执行如下微操作： ① (PC)IABOAB ；根据PC访问内存 ② (M)ODBIDBIR1 ；取本指令第一字节送IR1 ③ (PC)+1 PC ；PC加1，为取指令下一字节准备 ④ (PC)IABOAB ；根据PC访问内存 ⑤ (M)ODBIDBAi ；取出本指令第二字节送Ai ⑥ (PC)+1PC ；PC加1，为取下条指令字节准备其中，①②必须同一拍； ③可单独一拍也可与①②合一拍； ④⑤也必须同一拍； ⑥ 可单独一拍也可与④⑤合一拍。推荐采用如下方案： T0（第一拍）： ① ② ③ T1（第二拍）： ④ ⑤ ⑥ 4.1.5 设计微操作控制信号及其实现方法本设计阶段任务是综合实验计算机指令系统各指令执行流程中涉及到的微操作控制信号，统计总共需多少个微操作控制信号，决定这些信号中哪些由软件（微指令）直接产生，哪些需用硬件（逻辑电路）实现。设计时应考虑到以下几点：一、微指令编码格式微指令长24位，若微指令采用全水平不编码纯控制场的格式，那么至多可有24个微操作控制信号可由微码直接实现。如果采用分组编码译码，那么n位微码通过二进位译码可实现2n 个互斥的微操作控制信号（即它们不可能在同一节拍内激活）。二、微操作信号的有效性 (1) 对于电平有效的微操作控制信号，通常可由微指令码直接实现。例：ALU的操作控制信号、M、S3、S2、S1、S0可由某6位微指令码直接控制。又如：运算器模块中暂存器TMP的操作控制信号CT和OT也都是电平有效，故也可用某两位微码直接控制。 (2) 对于脉冲型微操作控制信号，通常需外加门电路实现。例：内存的读控制信号RC宜采用负脉冲，以保证内存读出数据的可靠性。可以用“与”门实现 RC＝ < i > 或者用“或”门实现 RC＝Mi＋ < ii > 式中Mi为微指令某码位，它的意义是“读内存”，需要读内存时Mi 应有效。若采用式< i >，则Mi 为“1”有效；若采用式< ii >，则Mi 为“0”有效。两种方法等效，均可在需要读内存时得到负脉冲型的RC信号。此外，写内存控制信号WC、写寄存器堆控制信号WR也都宜负脉冲有效，实现方法与RC类似。三、器件的操作条件 1．对需要多个操作信号的器件有不少器件，它执行某种操作需要多个微操作控制信号同时有效。对此，通常可将其中某个（某些）信号事先固定准备好。例如：累加器A（74198）的操作至少需要X0、X1和CA 3个控制信号，其中X0、X1是电平有效，CA是电平正跳变有效。我们不妨把CA固定接（后沿有效），X0、X1分别由微码Mi、Mj控制。又如：指令寄存器IR1（74377）的接数有GI和CI 两个控制信号。当GI为“0”且CI电平正跳时IR1接数。我们可把CI固定接（后沿有效），而GI由某位微码控制产生。再如：对数据总线传送器件74245，它的操作需B2、B3两个电平型控制信号。我们可把B3固定接RF使运行时允许74245传送，而传送方向控制信号B2则另处理。 2．对只需要一个电平跳变有效的操作信号的器件有些器件，它执行某种操作只需一个电平跳变信号，通常需外接门电路加以实现。如运算器模块中的进位触发器CY（7474），它的接数条件仅是CP。当CP电平正跳时CY接收其D端数据。可以用“与”门实现 CP＝ < i > 或者用“或”门实现 CP＝Mi＋ < ii > 式中Mi为微指令某码位，它的意义是“CY接数”，需要CY接数时Mi 应有效。若采用式< i >，则Mi 为“1”有效；若采用式< ii >，则Mi 为“0”有效。两种方法等效，均可在需要CY接数时得到正跳变有效的CP信号。 4.1.6 设计微指令格式本阶段设计任务是决定24位长的微指令是否分段定义、各段段长；决定微指令各码位含义和有效性；对其中尚需用硬件作后继处理的信号加以注明，如M0～RC，表示对M0尚需作后继处理才能产生有效的RC信号（注：RC为读内存控制信号，负脉冲有效）。对于那些允许同时有效且有效性一致的微操作控制信号可以合用一个微码表示。如果实验计算机指令系统规模较小，功能也不太复杂，那么通常情况下推荐采用全水平不编码纯控制场的微指令格式。 4.1.7 确定微程序控制方式这阶段设计任务包括设计各微程序入口地址的形成方法和控存的顺序控制（即下地址形成）方法。一、确定微程序入口地址形成方法比较简易的方法是以指令操作码（£8位）为核心扩展成11位的微程序地址即MD10～MD0，这种方法称为“按操作码散转”。如果指令系统仅8条指令，IR1的I7.I6.I5为指令操作码，每条指令执行不超过4拍，即微程序可由多至4条微指令组成，见图4-4，那么可按图4-6形成各微程序首地址，见表4-1。 MPC 0 0 0 H 取指微指令 0 0 3 H 0 0 7 H 0 0 B H 0 0 F H 0 1 3 H 0 1 7 H 0 1 B H … … 图4-4 控存分布举例 MD10 ～ MD5 MD4 MD3 MD2 MD1 MD0 | | | | | | | | | | | | “0” I7 I6 I5 “1” 图4-5 微程序首址形成举例表4-1 按指令操作码散转指令操作码 I7I6I5 微程序首址 MD10～MD0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 003H 007H 00BH 00FH 013H 017H 01BH 01FH 二、确定控存的顺序控制方法控存的顺序控制方法即控存的下地址的确定方法。根据FD-CES实验仪提供的微程序控制模块的组成原理，推荐采用计数增量方法。即每段微程序执行过程中MPC加1计数指向下一条微指令地址。 4.1.8 编写各指令的微程序根据指令流程和微指令格式仔细地逐条填写微指令各码位。为减少填写错误，可先把本条微指令用到的微码（微操作控制信号）按预定的有效性填入，检查无误后，再对本条微指令用不到的微码（微操作控制信号）填入与预定的有效性相反的代码，核对无误后，最后将这24位微码缩写成6位十六进制微指令。 4.1.9 设计实验接线表这张接线表须仔细设计，因为它是组装实验计算机的依据。为此：（1）为避免遗漏，应按模块逐个归纳整理，明确各模块中各器件各控制信号的处理方法。（2）对于模块中不用的器件，也应有所处理。例如：某实验计算机不使用寄存器堆，但仍需对寄存器堆操作信号作必要控制，把读寄存器堆信号RR接“1”（使其无效），以防止实验计算机内数据流受寄存器堆信息干扰。又如：某实验计算机的运算器不使用暂存器TMP，则务必将其输出控制信号OT接“1”（使其无效），以防止实验计算机内数据信息混乱。再如：某实验计算机无停机指令，则应把运行触发器数据输入信号DR接“1”或将该触发器接数脉冲信号RCP接“1”，以防止实验计算机运行中意外停机。（3）尽量减少外接器件，以降低实验计算机成本、节省接线时间、提高实验计算机可靠性。（4）实验计算机接线表举例：以下是某个简单实验计算机的微操作控制信号设计表，也即该实验计算机组装接线表。（仅作举例，请不要盲从）。 ① 运算器模块累加器A： X0 –––––– M16 X1 –––––– M17 CA –––––– SR、SL：不用累加器暂存器ACT： CC –––––– CG –––––– M5 暂存器TMP： CT –––––– “1” OT –––––– “0” 算术逻辑单元ALU： –––––– M23 M –––––– M22 S3 –––––– M21 S2 –––––– M20 S1 –––––– M19 S0 –––––– M18 输出缓冲器BUF： OB –––––– M8 进位产生线路： P2、P1、P0：不用 SB、SA –––––– “1” CP –––––– M12＋ ② 寄存器堆模块： RR –––––– “1” WR、A、B：不用 ③ 指令部件模块指令寄存器IR1： GI –––––– M4 CI –––––– 指令寄存器IR2： CL –––––– M10＋ IR1、IR2输出控制： OI –––––– M11 程序计数器PC： P+1 –––––– M9 CLR –––––– “1” LP –––––– CY CK –––––– φ PC输出控制： PCO –––––– ④ 内存模块： RC –––––– M14＋ WC –––––– M15＋ ⑤ 总线缓冲模块： B1 –––––– RF B2 –––––– M3 B3 –––––– RF ⑥ 微程序控制模块微程序计数器MPC： MCLR –––––– RO MCLK ––––––

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