广工EDA电子技术实训报告.docx

实训报告

课程名称 EDA电子技术实训
学 院 自动化学院
专 业
年级班别
学 号
学生姓名
指导教师

2015年 10月5日

目录
第一阶段：SOPC技术运用 1
Task 1：Task 1 Nios_II_Exercises 1
Task 2：驱动1602液晶显示 4
Task 3：DE2VGA 5
Task 4：基于DE2 的uClinux 移植及应用开发 6
第二阶段：Synopsys IC设计软件入门 7
Lab 1-1:Basic Synthesis Design Flow 7
Lab 2-1:Block Level Design (UMC90) 10
Lab 2-2:Leakage Power .Opt.by Multi-Vt (UMC90) 16
Lab 2-3:DC-Topographical(UMC90) 18
Lab 3-1:Top-level Synthesis 19
Lab 3-2:CHIP-level Synthesis 21
第三阶段：Multisim工具的使用与实验 23
Multisim Lab1：单级放大电路 23
Multisim Lab2：射极跟随器 27
Multisim Lab3：负反馈放大电路 29
Multisim Lab4：MultiSIM电路仿真实验 32
Multisim Lab5：串联型晶体管稳压电路 36
Multisim Lab6：OTL功率放大器 39
Multisim Lab7：集成运算放大器运用的测量 42
Multisim Lab8：波形发生器应用的测量 45
Multisim Lab9：二阶低通滤波器 51
两周实训总结： 54

第一阶段：SOPC技术运用
Task 1：Task 1 Nios_II_Exercises
基本流程：
(一). 创建 Nios II 系统
步骤：
1. 打开工程文件；
2. 器件族的选择和管脚分配；
3. 新建嵌入式系统：Tools => SOPC Builder；
4. 系统设置：①语言设置②系统命名③器件选择④时钟设置；
5. 根据系统需求，逐一添加组件：一般一个完整的系统，组件包括处理器、存储器、总线、系统时钟、I/O口等；
6. 设置基地址；
7. 设置主从关系；
至此，例图如下：

8. 建立CPU的复位和异常地址：点击Nios II More “cpu” Settings方格；
9. 核对Simulation的检验盒；
10. 生成参数化处理器系统：点击Generate；
11. 回到quartus II工程文件添加新建系统组件(注意管脚要整齐排列布置)；

至此，例图如下：

12. 编译工程(编译前保存原理图)；
(二). 软件设计
步骤：
1. 下载工程(下载之前要为.sof文件标记Program/Configure检测盒)；
2. 从SOPC Builder中启动Nios II IDE；
3. 在Nios II IDE工作平台上，新建C/C++ Application工程；
4. 选择工程模板；
5. 为C/C++应用工程添加源代码；
6. 设置系统库格式‘
7. 编译C/C++应用工程；
8. 调试代码：Debug As-> Nios II Hardware；

至此，例图如下：

9. 设置适当的断点；
10. 查看变量内容和变量的值；
11. 改变外部硬件变量值，再次编译调试程序；
12. 验证程序功能；
13. 终止进程，保存文件；

Task 2：驱动1602液晶显示
(一).1602驱动原理
LCD1602控制芯片HD44780内部嵌入了字符液晶模块YM1602C，通过LCD的引脚，以高低电平组合构成HD44780指令，实现对LCD字符液晶显示的控制。LCD1602有一个业界认可的标准字符集，通过相关的指令组合，按照我们的需求，可以显示字符集中包含的字符。除了片内自带的系统字符，LCD1602还可以通过用户的软件编程，实现自定义字符的显示，如显示汉字。
(二).基本流程
13. 打开quartus软件；
14. 新建工程，选择开发板类型；
15. 输入程序源代码(硬件描述语言选择自己熟悉的语言)；
至此，例程如图(仅给出修改成我的名字的代码部分：ZENG LAN WEI GUANG GONG)：

16. 编译程序；
17. 开发板连接到电脑；
18. 下载程序；
19. 验证功能；

Task 3：DE2VGA
(一).VGA显示原理
VGA显示到屏幕上主要依靠显示缓冲区、控制电路和BIOS程序组成。其中控制电路主要完成时序发生、显示缓冲区数据操作、主时钟选择和D/A转换等功能;显示缓冲区提供显示数据缓存空间;视频BIOS作为控制程序固化在显示卡的ROM中。
(二).基本设计方法
20. 打开编译环境，例如quartus ii；
21. 建立工程，选择目标器件、语言种类；
22. 输入工程源代码；
23. 编译工程；
至此，可以看一下电路原理图，例图如下：

24. 开发板连接到电脑；
25. 下载程序；
26. 验证功能；
至此，验证的功能图如下：

Task 4：基于DE2 的uClinux 移植及应用开发
(一).Nios II 硬件定制
27. 添加 SOPC 组件
① 在 Quartus II 新建工程“NiosLinux”；
② 选择目标器件EP2C35F672C6；
③ 启动SOPC Builder；
④ 添加cpu_0 (Nios II)；
⑤ 添加uart_0 串口组件；
⑥ 添加epcs_controller EPCS16 控制器；
⑦ 添加timer_0 定时器；
⑧ 添加Flash 存储器；
⑨ 添加sdram_0 存储器；
⑩ 添加jtag_uart_0调试组件；
⑪ 添加led_green 绿LED 灯；
⑫ 添加button_pio 4 位输入PIO；
⑬ 添加DM9000 以太网控制器；
至此，完成的Nios II硬件平台例图如下；

28. 自动设置基地址：System->Auto Assign Base Addresses；
29. 自动设置中断优先级：击System->Auto Assign IRQs；
30. 生成系统；
31. 生成PTF系统文；
32. 添加复位延时控制：Reset_Delay.v；
33. 补充锁相环PLL：SDRAM_PLL.v；
34. 保存.sof 配置文件和生成.v 软核verilog HDL 文件；
35. 全编译：Processing -> Start Compilation；
36. 把代码下载到DE2开发板上
第二阶段：Synopsys IC设计软件入门
Lab 1-1:Basic Synthesis Design Flow
一．启动前准备
右键打开终端，输入
bash
source my_bashrc
cd SYNOPSYS
cd lab1
design_vision
随后会启动一个design_vision界面
二．基本流程
(一).查错与改错
1.读入文件：读入“lab1.v”:使用主菜单“File/Read”读取“Lab1.v”,存在什么问题？
-》Errror Message: ver-952
2.查找错误：在dc_shell-xg-g（dv命令行）里输入(注意井号前有一个空格)：
man #error_no
3，修改错误：（你可以使用vi编辑器打开或者其他的文件编辑器）
在“output [8:0] z;”之后多加一行“reg [8:0] z;”或者“output reg [8:0] z;”

4.再次打开：“lab1.v”看看是否还有error或者warning，如果有，是什么error或者warning?
-》Warning Message: ELAB-292
5.再次改错：
-》修改“always @(a or b or c)begin”这行改成“always @(a or b or c or sel) begin”
（二）.编译与综合
1.编译设计：点击dv菜单栏Design->Compile Design
综合之后，看看顶层视图，有什么发生？为什么“lab1_DW01_add_0”会出现？
-》因为合成之后DC会将RTL Code内的“+”，用实际的DesignWare Library取代之。
2.创建原理图
看看综合后的结果。有多少个加法器在综合后被使用？
由图知有1个(因为有用到Resource Sharing技巧)。

3.查看加法器结构：选中“lab1_DO01_add_0”后点击“Create Design Schematic”按钮看看这个加法器的结构。这个被综合的加法器是什么种类的？cla或者ripple或者其他形式？
-》由图观测可猜测是Ripple adder类型。
（三）.生成报告
1.生成结构报告：选中“lab1”后再点击Design->Report Design Resources，看看编译后的加法器是什么种类的？

由图知，的确是rpl类型。
2生成面积报告：点击dv菜单Design->Report Area

3生成时间报告：点击dv菜单Timing->Report Timing

由图知，面积是321um平方，时间是1.194ns。
（四）.设定约束(本实验为时间约束)
1.选择端口：在元件视图中，选择所有的输入输出端口
2.设定约束：点击Attributes->Optimization Constraaints->Timing Constraints，设置最大延迟为1
然后重做9-13步，对比设定约束前后变化。
(五).修改元件类型
1．原理图对比：点击“Create Design Schematic”，看看加了约束后的加法器结构。

2.加法器结构对比：加法器被综合成cla还是ripple还是bk还是pprach还是其它形式？
-》由图知，加法器被综合成了pparch类型了。

3.分析原因：什么原因导致这个？
-》因为我们刚刚有针对Combination电路设定Timing Constraints ,Tool随意帮我们挑选一个可以满足1ns以内完成计算的加法器。
4.那我们如何把这个加法器的结构改为cla类型呢？
在dv命令行输入：
set implementation cla r296
5.结构报告对比：.点击Design->Report Design Resources，看看加法器被DC定义为什么？
-》由图知，加法器被综合成cla类型了

6.面积报告对比：点击Design -> Report Area和Timing -> Report Timing，看看跟上面有什么不同？
-》由图知,面积是413um。

7.时间报告对比：
-》由图知,时间是1.0000ns。

Lab 2-1:Block Level Design (UMC90)
一. 工程简介
(一).介绍—微波炉时间控制系统
顶层设计包括三个块：microwave，timer和display。microwave包括一个状态机：micro_st.，用以产生控制信号；和一个loader，用以设定我们想加热的时间；cook_time[15:0]是对应timer的。timer在每个周期都会递减cook_timer，时间会在7段数码管显示出来。随着时间减少到0，LEDS将会显示“done”，以提醒加热的完成。

(二).微波炉时间控制系统规格
顶层设计的输入和输出描述如下：
·clk同步时钟
·reser 复位microwave timer的端口。如果reset为低电平，那么设计将会复位到IDLE状态，知道它改变到高电平，timer此时重新开始工作。
·cook_time就是我们想加热的时间
·set_cook用以设定加热时间。当set_cook为高电平的时候，cook_time 就会被置入timer。
·start_cook 标示加热的开始。当start_cook跳变为高电平的时候，加热开始，此时加热时间将会以每秒减1显示。
·min_msb_led,min_lsb_led,sec_msb_led和sec_lab_led是7段数码管的输出，他们控制数码管的显示。
二.基本流程
(一).开始准备
1.进入目录：
unix% cd SYNOPSYS/lab2/lab2-1
unix%l ls -al
2.检查.synopsys_dc.setup的内容：
unix% more .synopsys_dc.setup
3.设定Design Vision为XG模式：
unix% dv
4.检查库：
检查search path，link library,targer library和symbol library。我们使用的是fsd0a_a_generic_core_wc.db.db & fod0a_b33_generic_io_wc.db作为link library和targer library,generic.sdb作为symbol library。
-》先点击File->setup，如果已经修改好了，就按cancel。
对比.synopsys_dc_setup的内容：
more .synopsys_dc.setup
5读入设计文件：
.点击File –》 Read，文件种类选All Files(.*)，点击converter.pla，点打开。
切记：副档名格式不一样的档案，在DC读取档案时，不可以一起读取！相同格式的档案如Verilog可以全部一起读取！没有个数限制。
6.读入Verilog文件：
点击File -> Analyze –> Add，按住control键选中loader.v, microwave.v, micro_st.v, timer.v, top.v，最后select。
在以下窗口的work library输入“COOK_TEMP”，在点OK。点击File -> Elaborate，在库里面选择“COOK_TEMP”在设计里面选择“top(verilog)”，点OK。
注意：第六步做完后，请在dv 命令行里输入“link”指令看看有没有错。link指令可以帮忙检查file&lib是否正确！

(二).设定条件
1.设定操作条件：
set_operating_conditions –max WCCON –min BCCON
小插曲：输入命令的小技巧，直接在脚本了复制就行了，如下：
①先找到脚本所在的文件
②再选中要复制的命令：
2.设定线：
点击Attributes -> Operating Environment -> Wire Load，选中G5K,点OK。
再在dv命令行输入：
set_wire_load_mode top
3.设定时钟clk：
在dv命令行输入：
create_clock –name clk –period 4 [get_ports clk]
set_dont_touch_neiwork [get_clocks clk]
set_fix_hold [get_clocks clk]
set_clk_uncertainty 0.1[get_clocks clk]
set_clock_latency 1[get_clock clk]
4.查看顶层设计的视图：

5.设定时钟端口的输入驱动长度：
set_driving_cell –library fsd0a_a_generic_core_wc \ -lib_cell BUFX4 –pin {O} [get_ports clk]
6.设定除了时钟之外的所有输入端口的驱动长度：
set_driving_cell –library fsd0a_a_generic_core_wc \ -lib_cell DFFX1 –pin {Q} [remove_from_collection \ [all_inputs] [get_ports clk]]
7．设定输出使能端：
通过左键选中所有输出端口，然后点击Attribute -> Operating Environment -> Load，输入load_of”fsd0a_generic_core_wc/DFFX1/D”.
8.设定输入延迟：
先选中所有输入端口，然后点击Attributes -> Operating Environment -> Input Delay，Relative To Clock设为clk，Max Rise & Fall设为1，Min Rise & Fall设为0.1，再点OK。

9.设定输出延迟：
先选择所有的输出端口，然后点击Attributes -> Operating Environment -> Output Delay，Relative To Clock设为clk，Max Rise & Fall设为1，Min Rise & Fall设为0.1，再点OK。
10.设定面积约束和设计规则约束
在dv命令行输入：
set_max_area 0
set_max_fanout 2 [all_inputs]
set_max_transition 0.3 [all_inputs]
11.检查设计：
check_design –multiple_designs

由图知，出现了警告。
12.修改警告：
把以上warning修改过来，先选中top，在点击Hierarchy -> Uniquify -> Hierarchy，再点OK。
(三).编译前报告
点击Design -> Report Design
端口报告：
点击Design -> Report Port (click on verbose)
始终报告：
点击Design -> Report Clocks
(四).编译设计
1.编译设计：
点击Design -> Compile Design，把Map/Area Effort设定为high。（或者在dv命令行里输入：compile –bou –map_effort high –area_effort high）
看一下，哪个设计被优化了？
-》从Design最上层top开始一直到其最下层所有block全部都会被合成与最优化。
2.创建电路原理图：
点击“Create Design Schematic”按钮，看看综合后的结果。

(五).生成报告和关键路径
1.生成报告
选中top，再点击：
面积报告：Design ->Report Area，由图知：设计的单元面积为1520um2.

时间报告：Timing -> Report Timing

约束报告：Design ->Report Constraints(click on verbose)

看看是否所有约束都体现了？
-》没有(面积约束没有出现)

哪个是关键路径?
-》Start Point:test -> End Point:timer/sec lsb next reg[0]/D
2.测试关键路径：
点击“Create Design Schematic”按钮，将会弹出顶层电路原理图的视图。如图：

点击“Timing -> Timing Anaysis Drive”，看第一行，这就是关键路径，如图：

3.报告乘法器的时间路径：
时间报告：
点击“Timing -> Report Timing”，Max paths per group设为10，Path type设为end，再点OK，如图：

看看是否只有一条关键路径？
-》最长的Path Delay(Critical Path)确实只有一条，但是从Report Timing不难发现，仍有相当多条的Path，其Delay相当逼近Critical Path。
标准报告：
点击“Design –>Report Design Hierarchy”
层次报告：
点击“Design -> Report Reference”
(六).动态功率优化与报告
1.在功率优化之前，你可以先看看时间、面积、功率。如下：
cell Area=1520um2，timing=4.74ns，powe dynamic=71.8746uW，leakage power=3.6718.如图：

2.设定功率约束和门级功率优化：
set_max_total_power 0 uw
compile–inc
3.优化后报告：
面积报告：由图知，cell area=1547um2.

时间报告： 由图知，timing=4.8013ns

功率报告：
由图知，powe dynamic=66.7653uW，Leakgeg Power=2.6156uW.Dynamic Power Improve Capability(%)=22%.

时间约束是否还奏效？
-》是（Power改善许多，Timing/Area仍不太受影响）

Lab 2-2:Leakage Power .Opt.by Multi-Vt (UMC90)
通过乘法减少功率损耗
1.进入路径：
unix% cd SYNOPSYS/lab2/lab2-2
2.查看文件：
查看.synopsys_dc.setup文件，然后再通过以下命令启动Design Vision：
unix% more .synopsys_dc.setup
unix% dv
3.执行脚本：
读入设计：
design_vision-xg-t>source script.tcl
4.功率优化前报告：
面积报告：cell area=1516um2

时间报告：timing=4.7529ns

功率报告：Dynamic Power=100.3712uW，Leakage Power=17.1634uW.

5.设定功率约束和门级功率损耗优化：
set_max_total_power 0 nw
compile–inc
6.功率优化后报告：
面积报告：cell area=1545um2

时间报告：timing=4.739ns

功率报告：Dynamic Power=57.3657uW，Leakage Power=2.0613uW.

动态功率提升百分比：100%，功率损耗百分比：88%
时间有没有体现？
-》有（功率损耗大幅改善，面积/时间仍然差不多！）
注：从本实验可以看出，如果你有多重Vt的Lib，就尽量用，然后交给DC去合成，可以省下很多Power.

Lab 2-3:DC-Topographical(UMC90)
DC-topographical
1.进入路径：
unix% cd SYNOPSYS/lab2/lab2-3
2.查看文件：
unix% more .synopsys_dc.setup
unix% dv
如图：

跟实验2-1和2-2的脚本对比，有什么不同？
-》在 .synopsys_dc.setup里多了一行设定：
set_tcu_plus_files –max_tluplus lib/tluplus/u90.tluplus –tech2itf_map lib/tlup
在script.tcl里多了一行设定：
create_mw_lib COOK_MW technology lib/umc_90nm_1p9m126_CIC.tf open \ -mw_referce_library “lib/FSD0A_A_GENERIC_CORE lib/FOD0A_B33_T33_GENERIC_IO”
另外，在合成的地方改成用compile_ultra –no_auto当作合成指令，而不是compile（-no_auto表示不要做auto_ungroup功能）。
3.进入DV opo 模式：
unix% dv -topo
4.执行脚本：创建Milkway，以及读入设计、设定约束、综合：
design_vision-topo>source script.tcl
5.综合后报告
面积报告：cell area=1448um2

时间报告：timing=4.74ns

功率报告：Dynamic Power=68.8490uW，Leakage Power=3.0136uW.

综合的结果跟实验2-1和2-2有什么不同？
-》本实验做出来的数据表示，如果你是用Synopsys APR(ex：IC Compiler/Astro)软体画Layout，当Layout完成后，在Timing方便其效能也能达到约3.36ns之等效能！我们从实验2-1可知，使用不准的WLM 来做设计，实在太过悲观，Net Delay计算过大，这回照成你在做设计时，往往会误以为自己做的结果太差，无法达到预期效能而重做或花时间再修改架构，而造成无谓的时间浪费！另外，使用DC-T Flow也会使Power分析出来的结果较为正确！相比之下，WLM所估的Power完全没有参考依据。

Lab 3-1:Top-level Synthesis
一．前期工作
1.进入目录：
unix% cd SYNOPSYS/lab3/lab3-1
2.查看实验：
unix% cd design
unix% vi CS.v
unix% vi CHIP.v
3.改变目录到syn_dc和查看所有的tcl文件
unix% cd SYNOPSYS/lab3/lab3-1/syn_dc
unix% vi 00_run.tcl (运行所有script 文件)
unix% vi 01_import.tcl (输入所有设计和核级约束)
unix% vi 02_compile.tcl (变异设计和在XG模式下DFT约束)
unix% vi 03_output (保存所有script文件)
二．运行脚本完成综合
1.改变目录到综合运行目录：
unix% cd run
2.执行所有脚本文件完成实验：
unix% dv -f ../00_run.tcl | tee run.log
dc_shell-xg-t –f../00_run.tcl | tee run.log
注：如果机器太慢，建议直接读取cs_syn.ddc档案，然后继续第六步！
方法：点击File -> Read，选择cs_syn.ddc，点open。
3.检查面积、时间
检查面积：Design -> Report Area，如图，cell area=273011.585824um2

检查时间：Timing -> Report Timing，如图，CHIP Timing=19.88ns，CORE Timing=19.90ns

注：如果CORE Timing 跟CHIP Timing相差比较大，表示CHIP Boundary Constraint需再加强。这样才能将此CHIP_dc.tcl档案交给APR Tool,当作APR时要给的Constraint档案。
三．时许仿真(模拟)
1.改变目录到Pre-Sim目录：
unix% cd synopsys/lab3/lab3-1/tbench/presim
2.链接综合输出结果s_syn.vg 和chip.sdf 到pre-layout模拟：
unix% ln –s ../../syn_dc/run/cs_syn.vg .
unix% ln –s ../../syn_dc/run/chip.sdf .
3.查看tench文件和sdf文件：
initial $sdf_annotate(chip.sdf,chip);
4.开始模拟综合结果。函数是否能通过？
unix% ncverilog testfixture.v cs_syn.vg –v ../tpz973g.v +access+r

Lab 3-2:CHIP-level Synthesis
一．前期工作
1.进入目录：
unix% cd SYNOPSYS/lab3/lab3-2
2.写芯片模块
unix% cd syn_dc
unix% vi CHIP.v
在这个例程中有什么输入输出pad单元被使用？
-》Input Pad Cell:PDIDGZ，Output Pad Cell:PD008CDG
在这个历程中有什么输入输出pad单元名字？
-》Input Cell Name:ipad_clk,ipad_reset,ipad_si,ipad_se,ipad_x7~ipad_x10;
Output Cell Name:opad_Y9~opad_Y0,opad_so
3.调用Design Vision的XG模式：
unix% cd run
unix% dv
4.查看01_import.tcl脚本文件，如图：

跟实验3-1的01_import.tcl文件有什么不同？
-》lab3-1是切换到top-level（CS），准备给予Top-level constraints (CORE_dc.tcl)
lab3-2是切换到chip-level(CHIP),准备给予CHIP-level constraints(CHIP_dc.tcl)
5.查看02_compile.tcl脚本文本，如图：

跟实验3-1的02_compile.tcl文件有什么不同？
-》第一点：
lab3-1是切换到top-level（CS），准备从top-level作Synthesis
lab3-2是切换到chip-leves(CHIP)，准备从chip-leves作Synthesis
第二点：
lab3-2比lab3-1多了下列几行：
set_dont_touch [get_cells ipad*]
set_dont_touch [get_cells opad*]
(因为本范例的CHIP.v所有Input/output pad Cell Name分别是用ipad/opad开头，因此不用下太多行的set_dont_touch指令！此乃技巧处！)

6.查看03_output.tcl脚本文件，如图：

跟实验3-1的03_output.tcl文件有什么不同？
-》lab3-1是做Top-level Synthesis，所以Chip-level存档还要再还给Chip-level Constraint(CHIP_dc.tcl)，否则Chip-level而言是没有任何的Constraints,sdf存档时就会有问题！

二．运行所有的脚本文件来结束综合
1.执行所有的脚本文件结束实验：
dc_shell-xg-t>source ../00_run.tcl
注：如果机器太慢，建议直接读取cs_syn.ddc档案，然后继续第八步。
方法：点击File -> Read，点选cs_syn.ddc，点open。
2.芯片级综合
检查面积：Design -> Report Area，如图，cell area=265683.527292um2

检查时间：Timing -> Report Timing，如图，timing slack=0.01ns，也即CHIP Timing=19.90ns.

综合的结果是否跟实验3-1相同？
-》是，面积小一些，Timing一样是meet的！但唯一不同的是Chip-level比较方便又简单，可以不用写Top-leves constraints（例如CORE_dc.tcl）.
3.“cs_syn.ddc”、“cs_syn.vg”、“chip.sdf”、“chip_syn.spf”是否还存在？如果它们还存在，你可以退出设计编译。

三．时许仿真
1.改变目录到Pre-Sim目录：
unix% cd SYNOPSYS/lab3/lab3-2/tbench/presim
2.在pre-layout仿真中，把综合输出结果链接到s_syn.vg和chip.sdf：
unix% ln –s ../../syn_dc/run/cs_syn.vg .
unix% ln –s ../../syn_dc/run/chip.sdf .
3.查看bench文件和sdf文件：
initial $sdf_annotate(chip.sdf,chip);
4.开始仿真综合结果。函数是否通过？
unix% vcs –R testfixture.v cs_syn.vg –v ../tsmc18.v –v ../tpz973g.v

第三阶段：Multisim工具的使用与实验
Multisim Lab1：单级放大电路
一、实验目的
1、熟悉Multisim9软件的使用方法。
2、掌握放大器静态工作点的仿真方法及其对放大器性能的影响。
3、学习放大器静态工作点、电压放大倍数、输入电阻、输出电阻的仿真方法，了解共射极电路特性。
二、虚礼实验仪器及器材
双踪示波器信号发生器交流毫伏表数字万用表
三、实验步骤
1.电路原理图

25.静态数据仿真
仿真数据（对地数据）单位：V
计算数据单位：V
基极
集电极
发射极
Vbe
Vce
Rp
2.84398
6.08749
2.21310
0.63088
3.87439
11kΩ

26.动态仿真一
波形：

相位区别： 红色线(输出电压)幅度比较大，青色线(输入电压)幅度比较小。
27.动态仿真二
(1). RL为无穷
数据记录：
仿真数据（单位：mV）
计算
Vi有效值
V0有效值
Av
9.993
368.1001
36.836
波形：

(2). RL为5.1 kΩ和330Ω
数据记录：
仿真数据（单位：mV）
计算
RL
Vi
V0
Av
5.1KΩ
9.9737
184.682
18.517
330Ω
9.998
22.520
2.252
波形图：

(3).V0变化(以RL=330Ω为例，滑动变阻器调节前其波形图见上右图)

Vb
Vc
Ve
画出波形
Rp增大
1.43742V
(减小)
9.77341V
(增大)
833.30070mV
(减小)

Rp减小
2.40513V
(增大)
7.24332V
(减小)