纳米CMOS技术课件PPT.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,XIDIANnoiseLAB,纳米,CMOS,技术,1,纳米,CMOS,技术,一,.,绪论,二,.,基础知识补充,硅的平面工艺,三,.,光刻技术,四,.,栅工程,五,.,沟道工程和超浅结技术,六,.,新型纳米,CMOS,器件,2,（一）绪论,3,IC,技术发展沿革：,微米亚微米深亚微米超深亚微米,(,纳米,),集成电路的技术进步一般用微细加工精度和芯片的集成度来衡量。,2007,年：,65,纳米,CMOS,工艺为主流的集成电路技术已开始量产。,45,纳米先导性生产线也开始投入运转。,CPU,上的晶体管数已达到,8,亿只。,2011,年：,Intel,宣布使用,22nm,的工艺，采用全新的,3D,结构量产芯片。,测试芯片在,1cm,2,上集成,29,亿只晶体管。,2013,年：,14nm,生产线正在爱尔兰基尔代尔郡筹备中，预计,2014,年投入运转,4,Intel,处理器的发展,5,硅基,MOS,集成电路仍将 是微电子技术的主流,“,二十一世纪初，一度很多人认为当微电子技术的特征尺寸在,2012,年达到,0.035,微米的“极限”之后，就是硅技术时代的结束。”这实际上是一种很错误的观点。,原因,:(,2008,年,),1.,新材料、新技术的使用，使特征尺度不断缩小；,2.,落后于工艺加工技术水平的设计技术、系统结构等方面都有很大的发展潜力；,3.,集成电路向集成化系统芯片（,System On Chip,，,SOC,）发展，同时，微电子技术还将广泛地与其他学科相结合，诞生出一系列的新兴学科，比如,MEMS,（,Micro-Electro-Mechanics System,）和,DNA,生物芯片。,6,新材料、新技术的使用 使特征尺度不断缩小,2002,年,8,月,13,日，英特尔宣布与,90nm,制程相关的若干技术取得突破，包括高性能低功耗晶体管、应变硅、高速铜连接和新兴低,K,介质材料，这是业界在生产中首次使用应变硅。,2006,年,7,月,18,日，英特尔双核安腾,2,处理器发布，采用了,90nm,制程技术生产。,7,新材料、新技术的使用 使特征尺度不断缩小,2006,年,7,月,27,日，英特尔发布,酷睿,2,双核处理器，该处理器,包括,2.9,亿个晶体管，采用了,65nm,制程技术,生产。,2007,年,1,月,8,日，英特尔发布了用于桌,面电脑的,65nm,酷睿,2,四核处理器和用于服务器的四核处理器，晶体管数量达到了,5.8,亿个。,2007,年,1,月,29,日，英特尔宣布在晶体管技术上取得突破，其下一代处理器所采用的晶体管将应用高,K,栅介质和金属栅极这些创新性的材料。这些突破使得,45nm,制程技术快速应用于量产产品成为可能。,8,45nm,工艺关键技术,9,32nm,技术曾响起的集结号,2007,年,9,月，英特尔在开发者论坛上展示了一款采用,32nm,工艺技术制造的,300,毫米晶圆。,12,月，,IBM,展示了,32nmCMOS,工艺制成的新兴,SRAM,芯片。同月的,IEDM,会议上，台积电也发布了,32nm,低功耗制程。,IBM32nm,研发联盟梦幻组合收揽了,IBM,、,AMD,、特许、三星、英飞凌、飞思卡尔和东芝这七家领先的芯片厂商。预计首款,32nm,处理器将于,2009,年上市。,32nm,技术将耗费芯片厂商,30,亿美元的工艺研发成本，相当于,65nm,技术的两倍。,英特尔和台积电选择孤军奋战。,10,2009,年对,22nm,技术节点的设想,工程师必须做出重大决定以实现,22nm,技术结点,例如：,是否要从平面化的,CMOS,器件结构转变为多栅结构；,是否要使用不同的沟道材料。,11,22nm,工艺的风险评估,(2009),12,Intel,的,22nm,工艺（,2012,年）,Intel,宣布使用,22nm,的工艺，采用全新的,3D,结构量产芯片。,英特尔的,22nm,制程将基于英特尔的第三代,high-k/,金属栅方法，它使用铜互连、,low-k,技术。与,32nm,相同，英特尔采用,193nm,浸液式光刻技术。,13,Intel,公布的关于未来两年的路线图（,2012,年）,2013,年，以,14nm,工艺生产芯片；,2015,年，以,10nm,工艺生产芯片；,2017,年，以,7nm,工艺生产芯片。,14,设计技术、系统结构等方面的发展,以,Intel,的“,Tick-Tock”,处理器发展战略,为例,：,Tick-Tock,就是时钟的“嘀嗒”的意思，一个嘀嗒代表着一秒，而在,Intel,处理器发展战略上，每一个嘀嗒代表,2,年一次的工艺制程进步。,每个,Tick-Tock,中的,“,Tick”,，代表着工艺的提升、晶体管变小，并,在此基础上增强原有的微架构，而,Tick-Tock,中的,“,Tock”,，则在维持,相同工艺前提下，进行微架构的革新。,交替进行，避免同时革新可能带来的失败风险，持续的发展能降,低研发周期，对市场造成持续的刺激，并最终提升产品的竞争力。,15,设计技术、系统结构等方面的发展,来源于,IT168,On A Chip,21,IC,的速度很高、功耗很小，但由于,PCB,板中的连线延时、噪声、可靠,性以及重量等因素的限制，已无法,满足性能日益提高的整机系统的要求,IC,设计与制造技术水平的提高，,IC,规模越来越大，已可以在一个,芯片上集成,10,8,10,9,个晶体管,分立元件,集成电路,I C,系 统 芯 片,System On A Chip,(,简称,SOC),将整个系统集成在,一个,微电子芯片上,在需求牵引和技术,推动的双重作用下,系统芯片,(SOC),与集成,电路,(IC),的设计思想是,不同的，它是微电子技,术领域的一场革命。,集成电路走向系统芯片,22,六十年代的集成电路设计,微米级工艺,基于晶体管级互连,主流,CAD,：图形编辑,Vdd,A,B,Out,23,八十年代的电子系统设计,PE,L2,MEM,Math,Bus,Controller,IO,Graphics,PCB,集成,工艺无关,系统,亚微米级工艺,依赖工艺,基于标准单元互连,主流,CAD:,门阵列,标准单元,集成电路芯片,24,世纪之交的系统设计,SYSTEM-ON-A-CHIP,深亚微米、超深亚,微米级工艺,基于,IP,复用,主流,CAD,：软硬件协,同设计,MEMORY,Cache/SRAM,or even DRAM,ProcessorCore,DSP Processor,Core,Graphics,MPEG,VRAM,Motion,Encryption/,Decryption,SCSI,EISA Interface,Glue,Glue,PCI Interface,I/O Interface,LAN Interface,25,SOC,是从整个系统的角度出发，把处理机制、模型算法、芯片结构、各层次电路直至器件的设计紧密结合起来，在单个芯片上完成整个系统的功能,SOC,必须采用从系统行为级开始自顶向下,(Top-Down),地设计,SOC,的优势,嵌入式模拟电路的,Core,可以抑制噪声问题,嵌入式,CPU Core,可以使设计者有更大的自由度,降低功耗，不需要大量的输出缓冲器,使,DRAM,和,CPU,之间的速度接近,集成电路走向系统芯片,26,SOC,与,IC,组成的系统相比，由于,SOC,能够综合并全盘考虑整个系统的各种情况，可以在同样的工艺技术条件下实现更高性能的系统指标,若采用,IS,方法和,0.35,m,工艺设计系统芯片，在相同的系统复杂度和处理速率下，能够相当于采用,0.25 0.18,m,工艺制作的,IC,所实现的同样系统的性能,与采用常规,IC,方法设计的芯片相比，采用,SOC,完成同样功能所需要的晶体管数目可以有数量级的降低,集成电路走向系统芯片,27,SOC,的三大支持技术,软硬件协同设计：,Co-Design,IP,技术,界面综合,(Interface Synthesis),技术,集成电路走向系统芯片,28,软硬件,Co-Design,面向各种系统的功能划分理论,(Function Partation Theory),计算机,通讯,压缩解压缩,加密与解密,集成电路走向系统芯片,29,IP,技术,软,IP,核：,Soft IP(,行为描述,),固,IP,核：,Firm IP(,门级描述，网单,),硬,IP,核：,Hard IP(,版图,),通用模块,CMOS DRAM,数模混合：,D/A,、,A/D,深亚微米电路优化设计：在模型模拟的基础上，对速度、功耗、可靠性等进行优化设计,最大工艺容差设计：与工艺有最大的容差,集成电路走向系统芯片,30,Interface Synthesis,IP+Glue Logic(,胶连逻辑,),面向,IP,综合的算法及其实现技术,集成电路走向系统芯片,31,MEMS,技术和,DNA,芯片,微电子技术与其它学科结合，诞生出一系列崭新的学科和重大的经济增长点,MEMS(,微机电系统,),：微电子技术与机械、光学等领域结合,DNA,生物芯片：微电子技术与生物工程技术结合,32,微机电系统,硅的强度比钢的更好，因而小且复杂的微型结构都可用硅制作，且使用寿命长。,硅的技术最成熟。,微机械器件的实现用了一种特殊的腐蚀方法。（利用氮化硅和二氧化硅层来做掩膜和电气绝缘；运用一种各向异性选择腐蚀，可得到形状完好的沟道；腐蚀速度取决于各层的掺杂浓度，易于终止腐蚀。）,33,目前的,MEMS,与,IC,初期情况相似,集成电路发展初期，其电路在今天看来是很简单的，应用也非常有限，以军事需求为主,集成电路技术的进步，加快了计算机更新换代的速度，对中央处理器（,CPU,）和随机存贮器（,RAM,）的需求越来越大，反过来又促进了集成电路的发展。集成电路和计算机在发展中相互推动，形成了今天的双赢局面，带来了一场信息革命,现阶段的微系统专用性很强，单个系统的应用范围非常有限，还没有出现类似的,CPU,和,RAM,这样量大而广的产品,34,MEMS,器件及应用,汽车工业,安全气囊加速计、发动机压力计、自动驾驶陀螺,武器装备,制导、战场侦察（化学、震动）、武器智能化,生物医学,疾病诊断、药物研究、微型手术仪器、植入式仪器,信息和通讯,光开关、波分复用器、集成化,RF,组件、打印喷头,娱乐消费类,游戏棒、虚拟现时眼镜、智能玩具,35,MEMS,技术,MEMS,在航空、航天、汽车、生物医学、环境监控、军事以及几乎人们接触到的所有领域中都有着十分广阔的应用前景,微惯性传感器及微型惯性测量组合能应用于制导、卫星控制、汽车自动驾驶、汽车防撞气囊、汽车防抱死系统,(ABS),、稳定控制和玩具,微流量系统和微分析仪可用于微推进、伤员救护,MEMS,系统还可以用于医疗、高密度存储和显示、光谱分析、信息采集等等,已经制造出尖端直径为,5,m,的可以夹起一个红细胞的微型镊子，可以在磁场中飞行的象蝴蝶大小的飞机等,36,DNA,芯片,微电子与生物技术的紧密结合，以,DNA(,脱氧核糖核酸,),芯片等为代表的生物工程芯片将是,21,世纪微电子领域的另一个热点和新的经济增长点,它是以生物科学为基础，利用生物体、生物组织或细胞等的特点和功能，设计构建具有预期性状的新物种或新品系，并与工程技术相结合进行加工生产，它是生命科学与技术科学相结合的产物,具有附加值高、资源占用少等一系列特点，正日益受到广泛关注。目前最有代表性的生物芯片是,DNA,芯片,37,DNA,芯片,A B C D,38,DNA,芯片,基因芯片指对数以千记的,DNA,片段同时进行处理分析的技术，诸如基因组,DNA,突变谱和,mRNA,表达谱的检测等（,Trends in Biotechnology),。,该技术系指将大量探针分子固定于支持物上后与标记的样品分子进行杂交，通过检测每个探针分子的杂交信号强度进而获取样品分子的数量和序列信息。,39,DNA,芯片,将杂交技术与微电子技术结合于一体有目的地通过电子装置检测或控制,DNA,等生物大分子的作用过程（如,Nanogen,公司）,40,DNA,芯片,采用微电子加工技术，可以在指甲盖大小的硅片上制作出包含有多达,10,万种,DNA,基因片段的芯片。利用这种芯片可以在极快的时间内检测或发现遗传基因的变化等情况，这无疑对遗传学研究、疾病诊断、疾病治疗和预防、转基因工程等具有极其重要的作用,Stanford,和,Affymetrix,公司的研究人员已经利用微电子技术在硅片或玻璃片上制作出了,DNA,芯片。包括,6000,余种,DNA,基因片段,41,（二）,基础知识补充,硅的平面工艺,42,硅的工艺发展,1948,年晶体管发明以来，半导体器件工艺技术的发展经历了三个主要阶段：,1950,年采用合金法工艺，首次生产出实用化的合金结三极管；,1955,年扩散技术的采用是半导体器件制造技术的重大发展，为制造高频器件开辟了新途径；,1960,年平面工艺和外延技术的出现是半导体器件制造技术的重大变革。,43,平面工艺和外延技术的出现是半导体器件制造技术的重大变革,平面工艺不但大幅度地提高了器件的频率、功率特性，极大地改善了器件的稳定性和可靠性，而且也使,1952,年就已提出的半导体集成电路思想得以成为现实。,硅平面工艺中的关键工艺：,氧化工艺，掺杂工艺，光刻工艺，外延工艺等,44,氧化工艺,1957,年，人们发现硅表面的二氧化硅层具有阻止杂质向硅内扩散的作用。这一发现直接导致了平面工艺技术的出现。,在,IC,中生长,SiO,2,的方法主要有热氧化和化学汽相淀积两种。,45,氧化工艺,SiO,2,层在集成电路中的作用：,1.,对杂质扩散的掩蔽作用；,2.,作为,MOS,器件的绝缘栅材料；,3.,对器件的保护（钝化）作用；,4.,用作集成电路中的隔离介质和绝缘介质；,5.,作为集成电路中电容器元件的介质。,46,掺杂工艺,扩散工艺,基于扩散现象，常采用的方法有液态源扩散和片状源扩散。,离子注入工艺：,将杂质元素（,B,、,P,、,A,等）的原子经离化后变成带电的杂质离子，使其在强电场下加速，获得较高的能量（一般为几万到几十万电子伏特）后直接轰击到半导体基片中，再经过退火，使杂质激活，在半导体片内形成一定的杂质分布。,47,光刻工艺,就是利用光敏的抗蚀涂层发生光化学反应，结合刻蚀方法在各种薄膜上（如,SiO,2,等绝缘膜和各种金属膜）制备出合乎要求的图像，以实现选择掺杂、形成金属电极和布线或表面钝化的目的。,通常也用能保证一定成品率前提下刻蚀出的最细光刻线条表征该工艺水平，例如称某生产线采用的是,22,纳米工艺,就是说生产中所用的最细线条是,22,纳米。,48,光刻工艺,49,外延工艺,epitaxial growth,在单晶衬底（基片）上生长一层有一定要求的、与衬底晶向相同的单晶层的方法。,采用最多的是气相外延工艺，常使用高频感应炉加热，衬底置于包有碳化硅、玻璃态石墨或热分解石墨的高纯石墨加热体上，然后放进石英反应器中，也可采用红外辐照加热。,50,硅平面工艺的基本流程,以典型,pn,结隔离双极,IC,制造过程为例,（,1,）,衬底材料,，选用合适的硅单晶材料，经过切片、磨片、抛光，成为生产,IC,的原始衬底硅片，又称为晶片。生产中用的硅片直接范围为,50,毫米到,450,毫米，厚度为,400,微米左右。生产,pn,结隔离双极,IC,用,p,型硅片。,（,2,）初始,氧化,在硅衬底表面生长厚约,900,纳米的,SiO,2,层。,51,硅平面工艺的基本流程,（,3,）,光刻,（埋层光刻）,a,在氧化层上刻出要进行埋层掺杂的窗口。由于晶片上的芯片结构都相同。为说明工艺流程，仅以芯片内部一个,npn,晶体管结构为例。,52,硅平面工艺的基本流程,（,4,）埋层,掺杂,（砷）通过窗口向硅衬底中掺入五价砷原子。由于,SIO,2,能阻挡杂质渗入，因此只在氧化层窗口下方的,p,型硅衬底中局部区域形成,n,+,型，作为,npn,晶体管的埋层。,53,硅平面工艺的基本流程,（,5,）生长外延层,c,（,6,）外延层氧化,（,7,）光刻二,d,（隔离光刻）,（,8,）隔离区掺杂,e,（硼,）,54,硅平面工艺的基本流程,（,9,）腐蚀掉隔离掺杂中形成的,SiO,2,层作为基区掺杂的掩膜。,（,10,）基区光刻,f,与掺杂,g,（,11,）发射区光刻,h,与掺杂,i,55,硅平面工艺的基本流程,（,12,）光刻引线孔,j,（,13,）蒸铝与光刻铝,k,，刻蚀掉多余的铝，留下一部分铝作,npn,晶体管三个区的电极，及其与,IC,中其他元器件间的互联线。,56,硅平面工艺的基本流程,(14),合金化 将晶片至于充,N,2,环境中进行,450,摄氏度下的合金处理，使,Al-Si,接触处形成,Al-Si,共熔，保证良好的欧姆接触。,(15),表面钝化，以保护表面。,(16),压焊点光刻。,(17),中间测试。,(18),划片,57,硅平面工艺的基本流程,(19),装架，键合，封帽，工艺筛选，成品测试。,(20),打印、包装、入库。,58,硅平面工艺的基本流程,59,有埋层双极晶体管的剖面图与版图,60,CMOS,反相器的剖面图与版图,61,CMOS,CMOS,Complementary Metal Oxide Semiconductor,互补金属氧化物半导体,62,（二）光刻技术,63,光刻技术,光刻使具有成本优势的器件尺寸微缩成为可能！,光学投影光刻系统的分辨率,由瑞利公式（,Rayleigh equation,）给出,:,单次曝光 为,0.25,，光波长，光学数值孔径。,为保证在芯片上的图形和设计图形一致，必须对设计图形,掩膜制备和曝光过程进行一系列修正。包括：,Optical Proximity Correction,OPC,光学邻近修正,Phase-Shift Mask,PSM,，移相掩膜技术,3.Off-Axis illumination technology,，离照明技术,64,光刻技术,由瑞利公式可知，有三条途径可以改进光学分辨率：,1,）提高数值孔径（,NA,），,通过使用折射率更高的溶液和玻璃材料不断提高,193nm,波长下的数值孔径,2,）降低波长，,在真空环境下采用,EUV,光源、低反射光学技术将波长缩短至,13.5nm,3,）降低,k1,值，,使用现有孔径和波长，但通过运用叠加图像技术使,k1,有效值突破衍射限制,65,第一种途径,第一种途径是,提高数值孔径,通过使用高折射率浸没液和光学材料进一步提高,NA,的方法吸引了业界极大的关注，因为采用这种方法现有的许多,193nm,光刻基础设施可以继续使用，包括掩膜和激光光源。,66,光刻机,ASML,光刻机,ASML,光刻机,尼康光刻机,67,第二种途径,第二种途径，即,通过运用叠加图形技术降低,k1,有效值,，同样因不必大规模更换光刻基础设备而受到关注。,按照这一方案，密度大到超过,k1,值,0.25,的瑞利限制的芯片图形被分解到两块甚至更多图形密度较低的掩膜版上，每块掩膜的,k1,值均小于,0.25,。,首先通过一次简单的操作完成,1,号掩膜的曝光，并将图像刻蚀至一层硬掩膜薄膜。接着在晶圆上涂布一层光刻胶，并将,2,号掩膜之前刻蚀出的图形进行对准，然后曝光并再次进行刻蚀。,通过此举可获得分辨率超过瑞利限制的曝光图形。,68,第二种途径,尽管有望将,193nm,浸没式光刻技术延伸至,40nm,以下半间距节点，叠加图像技术同样面临这许多技术和经济方面的挑战。,其中主要的挑战是叠加图像间的套刻，关键的图形化步骤和掩膜数量倍增对成本的影响，以及将器件图形分解成不同的两层带来的挑战。,对,NAND,闪存制造来说，由于其具有简单的周期性器件图形，因此应用这一技术更为可行。,69,第三种途径,第三种途径，从以前的,436nm,到,365nm,，再到,248nm,和当前的,193nm,，,光刻波长的缩短,一直以来都是光学光刻向更高分辨率延伸的关键。,由于波长的改变通常涉及到新光源、新的光刻材料和光刻胶的开发，因此一种波长可能会发展并延续几个时代，以充分释放波长转换后的潜力。,193nm,波长得以延伸至第六代，由于浸没式光刻技术带来达到,1.35,的数值孔径。,70,第三种途径,前几年，人们在开发,157nm,波长时受阻：,1.,无法得到质量足够好的光学材料,CaF2,晶体制造投影镜头；,2.,缺乏透射率和折射率足够高的浸没液；,3.,需要真空技术和全反射光学设计；,后两个因素限制了最大孔径。因此，波长的缩短量就显得很不足。,71,第三种途径,13.5nm,的,EUV,波长较,193nm,缩短了大约,15,倍，在数值孔径与,K1,适宜的情况下大大提高了分辨率，并拥有将分辨率进一步延伸的潜力，以满足几代的器件设计规则所需。,大部分先进,IC,制造商计划在其未来设计规则微缩化工程中利用,EUV,进行分辨率的进一步延伸。,72,EUV,的吸引力,分辨率水平随孔径和光源类型提高,曝光功率随光源功率和系统透射率按比率变化，从而可获得高吞吐量；,解决电子束光刻中的带电微粒相互作用的问题，随之不会影响电荷密度、电流和产出；,能够如同当今的光学掩膜一样制作,4,倍缩小曝光和更加严格的光掩膜。,73,EUV,达到量产的挑战,1.,开发功率足够高的光源并使系统具有足够的透射率，以实现并保持高吞吐量；,2.,开发高灵敏度且具有低浅边缘粗糙度（,Line Edge Roughnee,，,LER,）的光刻胶；,3.,掩膜技术的成熟，包括以足够的平面度和良率制造反射掩膜衬底，反射掩膜的光化学检测，以及因缺少掩膜表面的保护膜而难以满足无缺陷操作要求。,74,总结,通过采用最新一代,1.35,的,193nm,水浸式光刻系统，结合,PSM,等,RET,，分辨率已降至,40nm,半节距以下。,使用高折射率浸没液和玻璃材料使数值孔径超过,1.35,是可行的，但仍收到浸没液和光学材料技术成熟度的挑战，因而应用领域的可扩展性有限，且无法及时用于前沿制造商的实际生产中。,用叠加图形技术将,k1,降低至,0.25,，从而使,ArF,光刻的应用得以延伸，这一技术预计将是唯一能在今后,1,年内用于,40nm,以下分辨率芯片量产的技术。对于高度重复的,NAND,闪存器较为可行，但是对于,DRAM,和逻辑器件等图形较为复杂的场合则面临更大的困难。,从长远看，,EUV,技术缩短光刻波长应该是,32nm,以下节点器件量产的首选技术。叠加图形技术不断增加的工艺复杂度和周期时间使得,EUV,技术对,IC,制造商来说有着潜在的降低成本和缩短周期时间的机会。,75,（四）栅工程,76,栅结构（,MIS,结构）,N,沟道,MOSFET,结构,77,与栅有关的不良效应,特征尺寸不断减少，给栅带来的挑战；,1.,击穿,2.,栅隧穿,3.,多晶硅栅极：,硅电阻，多晶硅耗尽,4.,反型层量子化,78,1.,击穿,1.,本征击穿：,当氧化层的电场强度超过一定界限时，将会引起氧化层的击穿。在强电场下引起的碰撞离化产生大量高能量的电子，这些电子可以越过,SiO,2,禁带进入导带。大量电子进入导带破坏了,SiO,2,的绝缘性。,SiO,2,的临界电场强度约,10MV/cm,。,2.TDDB,（,Time Dependent Dielectric Breakdown,）：,对于很薄的氧化层，在达到本征击穿电场强度之前，会由于隧穿效应使一些电子越过二氧化硅势垒，形成穿越氧化层的隧穿电流，而且氧化层中的缺陷增加了电荷穿越氧化层的途径。同时，电荷穿越氧化层会造成氧化层损伤。陷阱对电荷的俘获引起氧化层磨损已经成为影响,MOS,器件可靠性的一个重要问题。,可用达到击穿的电荷量,Q,bd,来评价氧化层的质量；对薄氧化层，常用达到击穿的时间,t,bd,（氧化层的寿命）来反映薄氧化层,TDDB,。,79,要使氧化层有,30,年的寿命，氧化层的最大电场强度就不应该超过,8MV/cm,（缺陷存在使击穿电场强度降低约,30%,，实际在,55.5 MV/cm,）。,对一定的工作电压，,TDDB,效应限制了氧化层厚度的减小。,80,2.,栅隧穿,左图所示为,silicon-dielectric-silicon,结构示意图，如果只简单考虑能量势垒的形状，则可以区分,F-N,隧穿和直接隧穿。而一个更严格的分类可区分为：,ECB,（导带电子），,EVB,（价带电子），,HVB,（价带空穴），,TAT,（陷阱辅助隧穿）过程和,QBS,（准束缚态）隧穿过程。直接隧穿的所有过程并无缺陷辅助。,81,FN,隧穿与直接隧穿,FN,隧穿是,MOS,结构在高电场下的一种基本的隧穿过程，在高电场下载流子隧穿过绝缘体的禁带到达其导带或价带的过程。,栅氧化层厚度大于,6nm,时，则主要是,F-N,（,Fowler Nordheim,）隧穿。这种情况下，电子穿越氧化层的隧穿势垒是三角形势垒,若氧化层很薄（一般小于,3nm,），主要是直接隧穿，这种情况下，氧化层上的压降比,Si-SiO2,的势垒高度小，隧穿势垒是梯形势垒。,82,左图所示为通过栅介质的基本陷阱辅助隧穿过程。来自阴极的电子被捕获，电子能量松弛化为陷阱能量 及声子发射能量 ，之后发射至阳极。在综合考虑不同介质厚度下的陷阱辅助隧穿电流后表达为：,陷阱辅助隧穿,83,三种隧穿电流的表达式,载流子电荷，速率和密度相乘可得,FN,隧穿电流，其表达式为：,直接隧穿电流密度可近似表示为：,A,B,依赖于电子的有效质量、,Si-SiO2,势垒高度等因素,陷阱辅助隧穿电流表达式为：,84,该模型得出的结果与测量和数值模拟得出的数据具有很好的一致性。当栅极氧化层厚度减小时，栅极隧穿电流急剧增大。当 从,3.6nm,减小至,1.5nm,，隧穿电流密度增加了 量级。,n-MOSFET,电子隧穿电流密度,:,n-MOSFET,电子隧穿电流密度,85,p-MOSFET,空穴隧穿电流密度：,导带中电子隧穿过程的机制与价带中的空穴隧穿相同。电子隧穿和空穴隧穿最显著的差别在于平均势垒高度。空穴隧穿模型的结果得到了测量和经验模型的验证。从图中可以看出，空穴隧穿电流一般比电子隧穿电流小一个数量级。较低的空穴隧穿密度主要是由于空穴较高的势垒。,p-MOSFET,电子隧穿电流密度,86,MOSFET,中的隧穿电流。,Igs,：栅极和源极之间的隧穿；,Igc,：栅极和沟道之间的隧穿；,Igd,栅极和漏极之间的隧穿。,MOSFET,中的栅极隧穿被分成沟道区域和衬底一侧的源,/,漏区域隧穿两部分。栅极直接隧穿与栅极氧化层厚度之间存在指数相关性。,栅隧穿到不同区域的电流,随着沟道长度的减小，扩展区所占的比例增大，穿越扩展区的隧穿电流的影响变得更加显著。,87,栅到沟道隧穿,MOS,结构中电子隧穿的能带示意图,金属栅极,MOSFET,栅,-,沟方向上的势能分布,88,栅到源漏扩展区隧穿,n-MOSFET,栅极到源漏区域的能带示意图,栅极至源,/,漏的势能分布,89,隧穿电流对,MOSFET,的影响,穿越栅氧化层的隧穿电流增加了电路的泄漏电流，从而增加了电路的静态功耗。,穿越氧化层的隧穿电流影响,MOS,器件的导通特性，甚至导致器件特性不正常。,栅氧化层越薄，隧穿电流越大，栅电流的偏差也越大,(,对应,),。栅电流的偏差将造成器件的阈值电压的起伏。,栅电流的起伏也会引起器件跨导的起伏,90,多晶硅电阻,减小多晶硅栅的电阻可以降低栅电流的影响。,但如果栅氧化层的厚度减小到,1nm,以下，即使采用硅化物自对准结构，栅极电阻相对栅氧化层的电阻也是不可忽略的。,特别是随着沟道长度的减小，多晶硅栅电阻相对影响增大，这个问题会更突出,91,多晶硅耗尽,深亚微米,MOS,晶体管都采用多晶硅上面加一层硅化物作栅电极的方法，过去都把多晶硅作为良导体处理。,实际上即使是重掺杂多晶硅，其性能也和理想的导体不同。,在栅氧化层厚度不断减薄的情况下，必须考虑多晶硅栅耗尽效应造成的栅电容减小,92,反型层量子化,反型载流子偏离表面的空间分布，造成电学上的栅氧化层厚度比实际物理上的氧化层厚度大,0.5nm,左右,93,反型层量子化,(a),势阱和量子化能级,(b),经典与量子力学电荷密度对比,94,新效应,量子化效应模拟,不同模拟方法：,S-P,薛定谔泊松方程自洽法,EP Model,有效势方法,不同算法电子密度分布,放大图,电势图,95,栅介质的限制,等效栅介质层的总厚度：,T,ox,1nm+t,栅介质层,T,ox,t,多晶硅耗尽,t,栅介质层,t,量子效应,+,+,由多晶硅耗尽效应引起的等效厚度,:,t,多晶硅耗尽,0.5nm,由量子效应引起的等效厚度,:,t,量子效应,0.5nm,限制：等效栅介质层的总厚度无法小于,1nm,96,栅电容减少影响器件工作速度,为了保证,CMOS,晶体管能够高速地开和关、必须保持强劲的驱动电流。,线性区漏极电流：,饱和区漏极电流：,C,为单位面积电容：,97,量子效应引起阈值电压变化,根据量子力学,(QM),模型，可计算得到,s,随表面电场的变化。而量子力学引起的表面势的变化将使,MOS,器件阈值电压变化,当表面电场强度,E,s,大于,0.1MV/cm,时，量子效应引起的表面势的变化已不能忽略了。当,E,s,大于,1MV/cm,时，达到强反型时的表面势将增大到,0.1V,以上，而量子力学引起的阈值电压增加将达到,0.2V,左右。,当器件尺寸缩小到纳米量级，电源电压将下降到,1V,甚至更低，这就要求器件的阈值电压要控制在很小的值。量子效应造成的阈值电压变化使纳米器件阈值电压设计更困难。,栅氧化层越薄，沟道区掺杂浓度越高，表面电场越强，量子效应的影响越显著。,98,栅问题的解决办法,1.,金属栅电极替代多晶硅电极；,2.,高,K,栅介质代替二氧化硅；,99,金属栅电极,寻找新电极材料的动力：,1,）采用金属材料等新型栅电极材料将可以从根本上摆脱硼扩散的问题,2,）采用金属材料等新型栅电极材料将可以从根本上解决多晶硅耗尽效应,3,）利用金属功函数调节阈值电压，实现沟道的零掺杂，从而解决沟道杂质涨落的影响。,4,）大多数难熔金属熔点高，除了可以满足基本的电学要求外，还能够满足后续的源,/,漏注入杂质激活工艺的要求。,100,对新电极材料的其他要求：,具有很好的导电性。根据,ISTR,的预测,电极材料的薄层电阻应为,46/,需要选择材料的功函数以适应,CMOS,器件的要求,.,栅电极材料在工艺过程中与栅介质材料及其周围材料之间保持热稳定性、化学稳定性以及机械稳定性，并与栅介质层还要有好的黏附性。,为了能够在,CMOS,技术中使用还必须与,CMOS,技术兼容。,101,在研究的栅电极材料,金属栅电极,Ge,x,Si,1-X,金属氮化物（如,TiN,）、金属氧化物（如,RuO,2,），以及一些金属硅化物等材料体系,102,高,K,栅介质,假设,T,high-k,代表高,k,绝缘介质的实际物理厚度，采用高,k,介质后，可以得到一个较薄的等效,SiO,2,绝缘厚度,EOT,（,Equivalent Oxide Thickness,）：,保证器件合理工作速度的同样的栅电容，高,K,介质能做得更厚，显著降低了栅极隧穿电流，提供了很好的击穿特性。,103,45nm,工艺关键技术,Intel,采用的高,K,栅介质外界纷纷猜测是,HfO,2,。,Intel,只是说明可以用做高,-K,栅介质和金属栅极的材料有数百种之多，而且还要采用适合的制程技术才能达到预期的目标。,Intel,乐观的估计，其它公司可能会在,32nm,时代或者更晚的时候才能获得同样的成果。,104,高介电常数栅介质的基本要求,高介电常数栅介质材料的研究并非只是新型栅介质材料的筛选，,MOSFET,使用高介电常数栅介质以后也并不只是简单地增加栅介质层的厚度和介电常数。,105,边缘效应限制使用,K,太高的介质,106,Hf,基电介质,107,新一代的高,k,栅介质技术,108,新一代的高,k,技术,109,新一代的高,k,技术,110,45nm,节点,111,等效氧化层厚度持续降低,112,高,k,薄膜沉积的设备,113,HfO,2,/Si,界面处,SiO,x,-IL,的出现,114,La,2,O,3,/Si,界面处,La,与,Silicate,的反应,115,泄漏电流,116,IV,特性,117,CV,特性,118,119,互连可靠性的重要性,集成度提高,：晶体管数量增长，互连,密度增高，层数增多，布图愈加复杂,线宽降低,：随工艺节点进步，互连宽,度不断降低，承载电流密度不断增大,成本增加,：,后代工制造时代，后道金,属布线成本约占整个芯片成本的,50%,对互连可靠性,提出更高要求,产品重要组成部分,IC,金属互连,组合：,Cu,和低,K,介质,与,Al,互连,/SiO,2,相比，优势在于：,低电迁移,低,RC,延时,120,电迁移,电迁移是在电流作用下金属互连中的原子受到运动电子作用引起的物质输运现象。,F,1,为电子与,Al,离子间库伦力，,F,2,为电子与,Al,离子动量交换产生的力。,121,Cu,和低,K,介质（,intel 65nm,使用）,122,123,电迁移,图,1,随尺度不断减小互连中电流密度的变化趋势,(a),空洞生长产生断条（,b,）原子堆积产生小丘,图,2,扫描电子显微镜（,SEM,）观察到的电迁移图像,互连导线中形成空洞，使电阻增加；,空洞贯穿导线的横截面，使电路开路；,原子堆积形成小丘或晶须，造成线间或层间短路；,晶须穿破钝化层，形成腐蚀隐患。,电迁移,危害性,铜和低,k,介质组合,124,125,126,127,尺寸进一步缩小，铜互连面临的挑战,128,（四）沟道工程,129,提纲,1.,简介,2.,与沟道有关的问题,3.,解决办法,130,沟道工程简介,当,MOS,器件特征尺寸进入深亚微米、纳米领域时，短沟道效应,(SCE),、源漏穿通和热载流子效应,(HCE),等成为,ULSI,的严重限制性因素。,为了抑制其影响，需要对沟道内的掺杂分布进行特殊设计。在此情形下，出现了特殊局域化掺杂。,这些对沟道进行的非单一、非均匀化的特殊局域掺杂的杂质分布和结构，一般通称为,MOS,器件的沟道工程。,同时，相应于器件其他尺寸的减小，为减小,SCE,效应也必须使用纳米尺寸的超浅结结构。,131,与沟道有关的问题,1.,短沟效应,2.,迁移率退化和速度饱和；,3.,杂质随机分布的影响；,4.,源、漏区串联电阻的影响；,5.,有源偏压情况下量子效应；,132,1.,短沟效应,短沟效应指的是随着,L,的减小和漏极电压的上升而出现的阈值电压下降的现象。,阈值电压的下降是三个因素共同作用的结果：,源漏电荷共享,漏致势垒降低,次表面穿通,133,源漏电荷共享,源衬、漏衬,pn,结耗尽区，不需要栅极电压作用在这部分区域，来耗尽可动载流子。,长沟器件中，这两个近似于三角形的区域与整个矩形耗尽区相比可以忽略。,随着沟道长度的缩短，这一部分的作用越来越重要。,134,源漏电荷共享,由于短沟器件中的源、漏耗尽区提供一部分体电荷，需要栅极电一感应的体电荷总量减少，因此表面反型所需要的栅极电压减小（即阈值电压减小）。,135,漏致势垒降低（,DIBL,）,Drain-induced Barrier Lowering,136,漏致势垒降低,137,次表面穿通,类似,DIBL,效应，次表面穿通也是指漏极电压对源端,pn,结处电子势垒的影响。与,DIBL,不同是，次表面穿通发生在远离表面的衬底区。,138,2.,迁移率退化和速度饱和；,139,迁移率退化,反型层内的载流子被限制在,Si-SiO2,界面附近的一个狭窄范围内，反型载流子在运动中不仅像体内载流子那样受到带电中心引起的库仑散射以及晶格振动引起的声子散射的作用，还要受到表面散射的作用,反型载流子主要受到上述三种散射的作用。并有如上计算公式。式中，,u,ph,是由声子散射决定的迁移率，,u,sr,反映了表面散射的作用，,u,cou