数字电子钟设计3609263878.docx

图书分类号：密 级：毕业设计(论文)多功能数字钟的设计Multi-purpose digital clocks design学生姓名程毛毛 学院名称信电工程学院专业名称电子信息工程指导教师靳 艳 辉2007 年5 月19日徐州工程学院学位论文原创性声明本人郑重声明： 所呈交的学位论文，是本人在导师的指导下，独立进行研究工作所取得的成果。除文中已经注明引用或参考的内容外，本论文不含任何其他个人或集体已经发表或撰写过的作品或成果。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标注。本人完全意识到本声明的法律结果由本人承担。论文作者签名： 日期： 年 月 日徐州工程学院学位论文版权协议书本人完全了解徐州工程学院关于收集、保存、使用学位论文的规定，即：本校学生在学习期间所完成的学位论文的知识产权归徐州工程学院所拥有。徐州工程学院有权保留并向国家有关部门或机构送交学位论文的纸本复印件和电子文档拷贝，允许论文被查阅和借阅。徐州工程学院可以公布学位论文的全部或部分内容，可以将本学位论文的全部或部分内容提交至各类数据库进行发布和检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。论文作者签名： 导师签名： 日期： 年 月 日 日期： 年 月 日摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.数字钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。这些方法都各有其特点。我们是使用Verilog HDL来设计的，并且用仿真器对其进行仿真。关键词 数字钟；Verilog HDL语言;仿真器AbstractThe digital clock is one kind realizes with the digital circuit technology, divides, the second time installment, compares with the mechanical clock has a higher accuracy and intuitive, and not mechanism, has the longer service life, obtained the widespread use. The digital clock theoretically speaking is one kind of typical digital circuit, including the combinatory logic electric circuit and the sequence circuit. Therefore, our design and the make digit clock is to understand the digital clocks principle, thus the academic society manufactures the digital clock. Moreover through digital clocks manufacture further understanding each kind the small scale integration electric circuits function which and the practice means uses in the manufacture. When and digital clock including combinatory logic electric circuit and narrates the electric circuit. May further study through it with grasps each kind of combinatory logic electric circuit and sequence circuits principle and the application method. The digital clocks design method has many kinds, for example, available small scale integration electric circuit composition electron clock; May also use the special-purpose electron clock chip to match the peripheral circuit composition electron clock which the display circuit and needs; May also using the monolithic integrated circuit realize electron clock and so on. These methods respectively have its characteristic. We are use Verilog HDL to design, and carries on the simulation with the simulator to it.Keywords digital clock Verilog HDL language Simulator 目 录1、绪论12、VERILOG HDL的基础知识2.1 VERILOG HDL 概述22.1.1 VERILOG HDL的发展历史22.1.2 VERILOG HDL的主要功能23、多功能数字钟的设计83.1设计任务83.2 多功能数字钟功能概述103.3多功能数字钟系统框图103.4详细功能及状态描述33.5 参考模块设计103.51 主控制模块maincontrol103.3.2. 时间及其设置模块timepiece_main103.3.3. 时间显示动态位选模块time_disp_selsct123.3.4. 显示模块 disp_data_mux123.3.5. 秒表模块 stopwatch123.3.6. 闹钟模块 alarmclock133.3.7. 分频模块 fdiv13结论20致谢21参考文献附录附录1：主控制模块的源代码附录2：时间及其设置模块的源代码附录3：时间显示动态位选模块的源代码附录4:显示模块的源代码附录5：秒表模块的源代码附录6：闹钟模块的源代码附录7：分频模块的源代码221 绪 论在当代繁忙的工作与生活中，时间与我们每一个人都有非常密切的关系，每个人都受到时间的影响。为了更好的利用我们自己的时间，我们必须对时间有一个度量，因此产生了钟表。数字钟以其显示时间的直观性、走时准确性已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及车站、码头、剧院、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。钟表的发展是非常迅速的，从刚开始的机械式钟表到现在普遍用到的数字式钟表，即使现在钟表千奇百怪，但是它们都有一种基本功能计时功能，只是工作原理不同而已。作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。2 Verilog HDL的基础知识硬件描述语言HDL是硬件设计人员与电子设计自动化工具之间的桥梁。Verilog HDL作为一种常用发热硬件描述语言，有着其固有的特性与鲜明的优势。2.1 Verilog HDL的概述Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。.Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。2.2.1 Verilog HDL的发展历史1、1981年Gateway Automation(GDA)硬件描述语言公司成立。2、1983年该公司的Philip Moorby首创了Verilog HDL，Moorby后来成为Verrlog HDL-XL的主要设计者和Cadence公司的第一合伙人。3、1984-1985年Moorby设计出第一个关于Verilog HDL的仿真器。4、1986年Moorby对Verilog HDL的发展有做出另一个巨大的贡献，提出了用于快速门级仿真的XL算法。5、随着Verilog HDL-XL的成功，Verilog HDL语言得到迅速发展。6、1987年Synonsys公司开始使用Verilog HDL行为语言作为综合工具的输入。7、1989年Cadence公司收购了Gateway公司，Verilog HDL成为Cadence公司的私有财产。8、1990年初Cadence公司把Verilong HDL和Verilong HDL-XL分开，并公开发布了Verilog HDL.随后成立的OVI（Open Verilog HDL International）组织负责Verilog HDL的发展，OVI由Verilog HDL的使用和CAE供应商组成，制定标准。9、1993年，几乎所有ASIC厂商都开始支持Verilog HDL，并且认为Verilog HDL-XL是最好的仿真器。同时，OVI推出2.0版本的Verilong HDL规范，IEEE接收将OVI的Verilong HDL2.0作为IEEE标准的提案。10、1995年12月，IEEE制定了Verilong HDL的标准IEEE1364-1995. 2.2.2 Verilog HDL的主要功能Verilog HDL主要具有以下特点:（1）内置基本逻辑门,如and,or等。（2）灵活的用户定义原语创建。用户既可以定义组合逻辑原语，也可以定义时序逻辑原语。（3）内置的开关级基本结构模型，如pmos,nmos等。（4）可采用三种不同方式或混合方式对设计建模。此三种方式为：行为描述方式使用过程化结构建模；数据流描述方式使用连续赋值语句方式建模；结构化描述方式用门和模块实例语句描述建模。（5）两类数据类型：线网数据类型和寄存器诗句类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。（6）能够描述层次设计，可使用模块实例结构描述任何层次。（7）设计的规模可以是任意的，语言不对设计的规模施加任何限制。（8）设计能够在多个层次上加以描述。（9）能够监控模拟验证的执行，模拟验证执行的过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。（10）在行为描述中，不仅能够在RTL级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行描述。（11）能够使用门和模块实例化语句在结构级进行结构描述。（12）内置逻辑函数，如&（按与）和按位或。（13）强大的文件读写能力。3 多功能数字钟的设计3.1 设计任务（一)用Verilog HDL设计一个多功能数字钟，包含以下要求：1.计时及校时，时间可以24小时制或12小时制显示2.日历：显示年月日星期，及设定设定功能3.跑表：启动/停止/保持显示/清除4.闹钟：设定闹钟时间，整点提示（二）输入输出界面输入：时钟输入，三个按键输出：8位7段码，2个LED，一个蜂鸣器三个按键从左到右为：Key3、key2、Key1，功能在不同模式下定义不同： Key3：模式键ModeKey，Key2：日历显示/设置选择键SetSelKey/启动与停止键StartPause，Key1：闹钟时间显示/设置键SetKey/显示保持键HoldReset8位7段码从左到右编号为8-1 87654321两个LED分别指示闹钟与整点提示的开关状态。时钟输入后文再详细描述。3.2 多功能数字钟功能概述多功能数字钟包括四个功能:时间显示与设置,秒表,闹钟,日期显示与设置.设计多功能数字钟的操作板如图3-1所示. 图 3-1 设计多功能数字钟的操作面板1.时间、状态等显示用数码管或者点阵字符型LCD来显示时间，在控制按钮的配合下，可以实现日期的显示、时间设置与调整的闪烁显示、日期设置与调整的闪烁显示、闹钟设置与查看，还可以显示秒表信息。2. 功能键功能键用来选择不同的功能模式，分别如下：1 号功能：时间正常显示功能模式。2 号功能：时间调整与设置。3 号功能：秒表功能。4 号功能：闹钟设置与查看。5 号功能：日期显示。6 号功能：日期调整与设置。3. 调整键 1调整键 1 主要用于闹钟设置、日期显示与调整、秒表、时间调整与设置中的位置选择按钮，与功能键配合使用，具体功能如下：（1）2 号功能模式，即时间调整与设置时，用作时、分、秒的移位，按一下，将会实现“时分秒 ”的依次移位，便于在特定位置进行调整。（2）4 号功能模式，即闹钟设置与查看时，同样用作时、分、秒的移位，按一下，将会实现“时分秒 ”的依次移位，便于在特定位置进行调整。（3）6 号功能模式，即日期调整与设置时，用作月、日的移位，按一下，将会实现“月日 ”的依次移位，便于在特定位置进行调整。4.调整键 2调整键 2 主要用于闹钟设置、日期显示与调整、秒表、时间调整与设置中的调整按钮，与功能键配合使用。（1）2 号功能模式，即时间调整与设置时，用作时、分、秒数字的调整，按一下，将会使得当前调整键 1 选择的位置数字增加1。（2）4 号功能模式，即闹钟设置与查看时，同样用作时、分、秒数字的调整，按一下，将会使得当前调整键 1 选择的位置数字增加1。（3）6 号功能模式，即日期调整与设置时，用作月、日数字的调整，按一下，将会使得当前调整键 1 选择的位置数字增加1。3.3 多功能数字钟系统框图实现3.1.1节分析的多功能数字钟系统，设计其系统框图如图32所示。图32 多功能数字钟系统框图3.4 详细功能及状态描述：总体分四种模式，由Key3(ModeKey)切换（一）时间显示模式：初始状态为24小时制显示当前时间：小时(8-7)/分(6-5)/秒(4-3)，2-1位不显。设置为12小时制时，第1位数码管显示上午/下午，上午显示A（AM），下午显示b（如果自己控制七段码也可以令其显示P）按Key2显示当前日历：年(8-7)/月(6-5) /日(4-3) /星期(1)，第2位不显。释放Key2还原显示；按Key1显示闹钟所定时间：24小时制下显示：小时(8-7)/分(6-5)，4-1位不显。12小时制下第1位数码管显示A/B。按Key3(ModeKey)进入下一模式：跑表模式（二）跑表模式状态机如下图所示： 显示:小时(9-7)分钟(6-5)/秒(4-3)/百分秒(2-1)按Key3(ModeKey)进入下一模式：校时/校日历（三）校时模式按Key2进行调节对像选择小时Key2-分Key2-秒清0Key2-24/12小时切换Key2-年Key2-月Key2-日Key2-星期Key2-调分-闹钟开关-整点提示开关-调小时调节方式同上。按Key3(ModeKey)回到时间显示模式。3.5 参考模块设计：(1) 主控制模块 maincontrol(2) 时间及其设置模块 timepiece_main(3) 时间显示动态位选模块 time_disp_seiect(4) 显示模块 disp_data_mux(5) 秒表模块 stopwatch(6) 闹钟模块alarmclock(7) 分频模块 fdiv3.5.1主控制模块 maincontrol主控制模块实现对各个功能模块的整体控制，包括对时间显示与调整、日期显示与调整、闹钟显示与调整、秒表操作等的控制、主控制模块的功能的控制如图6-3所示。图63 主控制模块的功能结构框图该模块定义输入端口如下：SW3：功能号选择按键输入，分别又6个功能号“16”。该模块定义输出端口如下:Timepiece_EN：输出使能时间自动工作并保持时间显示。TimeSet_EN：输出使能时间设置与调整。Stopwatch_EN：输出使能秒表功能。Alarmclock_EN：输出使能闹钟设置功能，一旦设置好闹钟后，将自动开始工作。Date_EN：输出使能日期显示功能。DateSet_EN：输出使能日期调整与设置功能。3.3.2时间及其设置模块 time_auto_and_set时间及其设置模块主要完成时间的自动正常运行与显示，以及在相应的功能号下，实现时间的调整与设置，时间及其设置模块的功能结构如图64所示。1. 时间模块timepiece_main主要完成时间的自动增加与显示功能，即为正常的自动模式运行，时间模块的功能结构框图如图65所示。图 6-4 时间及其设置模块的功能结构框图图 6-5 时间模块的功能结构框图2.时间设置模块 timeset 结构框图如下：图66 时间设置模块图3.3.3 时间显示动态位选模块 time_disp_seiect时间显示动态位选模块用来分时显示时间数据，但是在选择合适的时间间隔下，人眼冰不能分辨出是分时显示的，这样的显示方式可以降低功耗，时间显示动态位选模块的功能结构框图如下：图67 时间显示动态位选模块的功能结构框图该模块定义输入端口如下：clk_1kHz：1kHz的时钟信号输入，用于动态显示时间。clk_200Hz：200Hz时钟信号输入，用于闪烁显示时间。Time_EN：时间自动工作模式使能。TimeSet_EN：时间时钟使能。Timeset_disp_drive：时间时钟数据显示的同步信号。该模块定义输出端口如下：Time_disp_select：显示动态位选输出信号。3.3.4显示模块 disp_data_mux显示模块 disp_data_mux是时间，日期等数据用数码管显示的控制与数据传输模块，包括数据的传输及BCD码的译码等，显示模块的功能结构框图如下：图68 显示模块的功能结构框图3.3.5秒表模块 stopwatch秒表模块实现秒表功能，在实际的实现中，可以通过改变自动工作模式下的时间的技术时钟的频率来实现秒表的功能，秒表模块的功能结构框图如69所示：图69该模块定义输入端口如下：clk1：时间自动工作模式的时钟信号。clk2：秒表工作模式的时钟信号。EN：秒表使能控制。当EN为高时，工作在秒表状态；否侧工作在时间的自动模式。该模块定义输出端口如下：F_out：数字钟的工作时钟。6.3.6闹钟模块alarmclock闹钟模块实现的功能包括闹钟的设置以及闹钟时间到后的提示。闹钟模块的功能结构框图如图610所示：图 610 闹钟模块的功能结构框图该模块定义输入端口如下：clk_200Hz：用于设置中的闪烁显示的时钟。EN：闹钟设置使能。SW1,SW2：调整键1与调整键2hour1,hour0：当前小时。minute1,minute0：当前分钟。second1,second0：当前秒。该模块定义输出端口如下：alarm：闹钟时间到的提示信号输出。alarmclock_disp_selsct：闹钟设置中位选信号。3.3.7 分频模块 fdiv分频模块完成全局时钟信号分频输出200HZ,60HZ,1HZ的三种时钟信号，分频模块的功能结构框图如图611所示：该模块定义输入端口如下：clk：全局系统时钟。该模块定义输出端口如下：f200Hz：200Hz时钟信号。f60Hz：60 Hz时钟信号。f1Hz：1 Hz时钟信号。3.5.6、设计提示1.关于输入时钟试验板上可以输入4路时钟，并有多钟频率可以选择（详见后文实验板资源），问题：输入几路时钟？各多少赫兹？如何分频得到所需频率？ 提示：选择时钟源的原则是：输入的时钟源尽量少，内部分频器也要尽量少。先查看一下需要哪些时钟。计时的基准时钟：1Hz跑表的基准时钟：100Hz数字闪烁显示：2Hz闹铃/整点提示音：节拍控制4Hz/1Hz，及声音频率1kHz/500Hz左右快速调节：每秒8-10次七段码扫描显示：=200Hz（每位数字至少25Hz，8位扫描至少要200Hz的扫描频率）参考一：输入两路时钟源：8Hz和4096Hz8Hz经分频得到：4Hz，2Hz，1Hz 4096Hz经分频得到音频与数码管的扫描脉冲：1024Hz，512Hz4096Hz经41分频得到：100Hz（误差小于0.1%）参考二：输入一路时钟源，由4096Hz分频得到全部所需时钟。2.关于星期星期的设定可以有自动和手动两种方案，自动是指根据当前年、月、日自动确定星期几手动方案是需要自己设定好星期，然后星期与日历同步走。手动设计相对简单一些，自动则需要利用Altera芯片提供的EAB来实现ROM型的查找表。做查找表时要考虑EAB的资源有限，EPF10K10共3个EAB，每个2048字节。问题：一个EAB能放下几年的星期查找表？如果用一个表查找2000-2009年的星期，需要多大的查找表？太大怎么办？提示：可以试试用两个表分步查找。3关于24/12小时制设计中时间与闹钟定时都需要小时在两钟模式下显示，设计不好就会增加很多资源的开销。有三种设计方案：1) 两套计数器分别计24/12小时制的时间。2) 只计数24制小时，用组合逻辑来转换24-123) 用查找表来转换。注意的是两个地方都要转换，如何同享同一个查找表？24/12小时对照表24:0123456789101112131415131718192021222312:121234567891011121234567891011AMPM4关于跑表的状态机设计问题：这是个什么类型的状态机？如何设计？提示：所需输出的变量Runing，Holding与状态有关，与输入无关，但需要控制的清0、刷新保持显示的值不仅与状态有关，与输入也有关。但是可以设计三个状态下状态变量S的值分别为：00/01/11（格雷码），则Runing对应S的低位，Holding对应S的高位，这样需要改变的只有清0与刷新保持值的信号，可以当作Merly状态机来设计。5关于按键除抖动及固定宽度脉冲输出按键除抖动的原理是：当检测到一个高电平时，延时一段时间（如10ms）再检测，如果仍是高电平就表明按键确实按下了。释放按键也是同样的检测方法。固定宽度脉冲生成的原理是：在去除抖动的基础上，判断两个经过不同延时的按键信号，如果前一时钟检测到的是低电平，这一时钟检测到高电平，说明按键按下，输出一个时钟周期宽度的高电平。6.关于试验板的资源与仿真模式本实验中需要利用到的有时钟源、按键、数码管、LED和蜂鸣器。实验板上可以选择不同的模式来选择不同的输入输出方式，按使用说明书，本实验可选择模式三、七、八。后两种控制显示效果的能力强一些，做起来也相对复杂。先介绍一下几种模式下的引脚定义，比较优缺点，并给出相关设计提示。三种模式下时钟源、LED、蜂命器的定义完全相同：资源名称引脚名称引脚号功能时钟CLK031/4/16/64/1024/4096/16384/65536/12M/24M/48MCLK151/2/8CLK261024/4096/32768CLK3712M/24M/48MLEDD8/D7/D6/D581/80/79/78红/黄/绿/绿D4/D3/D2/D173/72/71/70绿/绿/黄/红蜂鸣器SPK83按键输入在三种模式下管脚号相同，但输入的电平模式不同资源名称引脚名称引脚号模式三模式七模式八按键K8/K7/K6/K519/18/17/16琴键电平乒乓电平乒乓电平K4/K3/K2/K111/10/9/8琴键电平乒乓电平2ms脉冲琴键电平是指按下时输出高电平，释放恢复低电平乒乓电平是指按一次变成高电平，再按一次变成低电平，如此反复数码管的输出在三钟模式下完全不同：在模式三，每个数码管有4个引脚作为8421码输入，经内部译码，显示0-F十六进制数；模式七：8个数码管并联成动态扫描显示器，共12个引脚，其中4个作为公用的显示数值输入端，8个为输出的选择端。也就是说，每一时刻8个选择端只有一个高电平，其余为低电平，输入的数值显示在高电平对应的数码管上。模式八：也是动态扫描显示，不同的有16个引脚，除8个为输出的选择端外，另八个对应七段码的每一段及小数点。几种模式相比较，模式三输出最简单，但不能控制数码管的亮与灭。模式七的显示比较实用一些，可以控制亮与灭，但不能点亮数码管的点号，缺少各时间部分的分隔号。模式八功能最强，除了可以点亮点号作为分隔符外，还可以显示非标准的字符，比如可以显示P来指示下午。虽然模式七、八能控制数码管的亮与灭，但不足之处是按键都没有符合需要的琴键电平，使用起来不太方便。只能选择乒乓电平，每次需要按两次来完成实际需要的一次按键。各人可以选做其中一种模式，建议使用模式七。各种模式参考设计如下：模式三：如果想控制某个数码管灭或闪烁，输出F与正常显示的数字相区别。(输出Z是无效的，默认输出是0)模式七/八：需要三组8位的状态码来控制分别控制扫描输出、亮与灭、闪烁。扫描码：ScanCode，由8位循环移位计数器还控制，扫描时钟频率200Hz。使能位：LEDEnable，为1的位对应用数码管才亮。闪烁位：Blink，为0的位闪动三组状态码与闪烁用的2Hz脉冲组合起来控制相应数码管的显示。三种模式下的数码管管脚定义：模式三：数码管号位管脚号数码管8B3/B2/B1/B069/67/66/65数码管7B3/B2/B1/B064/62/61/60数码管6B3/B2/B1/B059/58/54/53数码管5B3/B2/B1/B052/51/50/49数码管4B3/B2/B1/B048/47/39/38数码管3B3/B2/B1/B037/36/35/30数码管2B3/B2/B1/B029/28/27/25数码管1B3/B2/B1/B024/23/22/21模式七/八管脚名称管脚号动态数码选择8/7/6/5/4/3/2/159/58/54/53/52/51/50/49模式七/八显示数据B3/B2/B1/B064/62/61/60模式七a/b/c/d/e/f/g/p60/61/62/64/65/66/67/69模式八（注：以上各表的排列顺序与实验板上从左至右的循序一致）结 论这次设计主要是进行数字电子钟的设计。整个过程花了我不少时间，可当做完时才发现做这个数字钟是多么简单的一件事，主要是在调试时花了不少时间，其间换了不少器件，有的器件在理论上可行，但在实际运行中就无法看到效果，所以调试花了我不少时间，有时无法找出错误便更换器件重新接线以使电路正常运行。Multisim软件有时会出问题，在理论上可行的电路在调试中未必能显示出来，这就需要不断地尝试才能得出正确的答案。在实际的操作过程中，能把理论中所学的知识灵活地运用起来，并在调试中会遇到各种各样的问题，电路的调试提高了我们解决问题的能力，学会了在设计中独立解决问题，也包括怎样去查找问题。似乎所有的事都得自己新手去操作才会在脑海中留下深刻的印象，这个小小的课程设计让我可以熟练，也了解了不少器件的功能的应用，也加深了对数字电路认识和理解。整个过程都是我和同学一起完成的，虽简单，但收获不小，发现调试的过程并不是想象中的那样简单，需要耐心、仔细地分析和解决问题，可以让我的性格更加沉稳。这样的课程设计很能培养我们的能力，让我们不再局限于书本上的知识。本次课程设计主要是用仿真器进行仿真，如果是实际加工电路板就更加锻炼我们的动手能力了，因此，我们的能力还有待提高。致 谢本论文是在导师靳艳辉老师的悉心指导下完成的。导师渊博的专业知识，严谨的治学态度，精益求精的工作作风，诲人不倦的高尚师德，严以律己、宽以待人的崇高风范，朴实无华、平易近人的人格魅力对我影响深远。不仅使我树立了远大的学术目标、掌握了基本的研究方法，还使我明白了许多待人接物与为人处世的道理。当我打完毕业论文的最后一个字符，涌上心头的不是长途跋涉后抵达终点的欣喜，而是源自心底的诚挚谢意。本论文从选题到完成，每一步都是在导师的指导下完成的，倾注了导师大量的心血。在此，谨向靳老师表示崇高的敬意和衷心的感谢！同时也由衷地感谢答辩组的各位老师对学生的指导和教诲!大学三年的学习，离不开各位老师对我的指导和帮助。没有您们悉心的教导，我就不会学到那么多的知识，也就不可能完成这个设计！在此，我再次向我的任课老师们表示最诚挚的谢意！参考文献1 王兰君.新编电工使用电路500例M.河南科学技术出版社,2005.42 王源. 电子线路设计实验测试D.华中理工大学出版社,20063 钟谊.电子线路实战.M科学出版社,2000：68-1084 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