EDA数字频率计实验报告.docx

实验四：数字频率计的设计1实验目的（1） 熟悉Quartus /ISE Suite/ispLEVER软件的基本使用方法。（2） 熟悉GW48-CK或其他EDA实验开发系统的基本使用方法。（3） 学习VHDL基本逻辑电路的综合设计应用。2.实验内容设计并调试好8位十进制数字频率计，并用GW48-CK或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。3实验要求（1）画出系统的原理图，说明系统中各主要组成部分的功能。（2）编写各个VHDL源程序。（3）根据系统的功能，选好测试用例，画出测试输入信号波形或编号测试程序。（4）根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。（5）记录系统仿真、逻辑综合及硬件验证结果。（6）记录实验过程中出现的问题及解决办法。4.实验条件（1）开发条件：Quartus 8.0。（2）实验设备：GW48-CK实验开发系统。（3）拟用芯片：EP3C5F484C8N。5.实验设计1）系统原理图本设计8位数字频率计，它由1个CLKGEN分频模块，1个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10、1个32位锁存器REG32B，动态信号产生模块CTRLS、数据动态显示模块DISPLAY组成。6个模块按照图4.1所示的原理图构成顶层电路dtFREQ。图4.1分频、测频、锁存模块图 4.2 dtFREQ电路原理图2）VHDL程序数字频率计FREQ的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。CNT10的VHDL源程序：-CNT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT(CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC );END ENTITY CNT10;ARCHITECTURE ART OF CNT10 IS SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK, CLR, ENA) IS BEGIN IF CLR=1 THEN CQI=0000; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN IF CQI=1001 THEN CQI=0000; ELSE CQI=CQI+1; END IF; END IF; END IF; END PROCESS; PROCESS(CLK, CQI) IS BEGIN IF CLKEVENT AND CLK=1 THEN IF CQI1001 THEN CO=0; ELSE CO=1; END IF; END IF; END PROCESS; CQ=CQI;END ARCHITECTURE ART;REG32B的VHDL源程序：-REG32B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT(LOAD: IN STD_LOGIC; DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END ENTITY REG32B;ARCHITECTURE ART OF REG32B IS BEGIN PROCESS(LOAD,DIN) IS BEGIN IF(LOADEVENT AND LOAD=1)THEN DOUT=DIN; END IF; END PROCESS;END ARCHITECTURE ART;TESTCTL的VHDL源程序：-TESTCTL.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL IS PORT(CLK: IN STD_LOGIC; TSTEN: OUT STD_LOGIC; CLR_CNT: OUT STD_LOGIC; LOAD: OUT STD_LOGIC);END ENTITY TESTCTL;ARCHITECTURE ART OF TESTCTL IS SIGNAL DIV2CLK: STD_LOGIC; BEGIN PROCESS(CLK) IS BEGIN IF CLKEVENT AND CLK=1 THEN DIV2CLK=NOT DIV2CLK; END IF; END PROCESS; PROCESS(CLK, DIV2CLK) IS BEGIN IF CLK=0 AND DIV2CLK=0 THEN CLR_CNT=1; ELSE CLR_CNT=0; END IF; END PROCESS; LOAD=NOT DIV2CLK; TSTEN=DIV2CLK;END ARCHITECTURE ART;CLKGEN的VHDL源程序：-CLKGEN.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN IS PORT(CLK_IN: IN STD_LOGIC; RESET: IN STD_LOGIC; CLK_OUT: OUT STD_LOGIC );END ENTITY CLKGEN;ARCHITECTURE ART OF CLKGEN ISCONSTANT DIVIDE_PERIOD:INTEGER:=50000000; -50MHZ TO 1HZ BEGIN PROCESS(CLK_IN,RESET) IS VARIABLE CNT:INTEGER RANGE 0 TO 49999999; BEGIN IF(RESET=1)THENCNT :=0;CLK_OUT=0; ELSIF RISING_EDGE(CLK_IN) THEN IF(CNT(DIVIDE_PERIOD/2) THEN CLK_OUT=1; CNT:=CNT+1;ELSIF(CNT(DIVIDE_PERIOD-1) THEN CLK_OUT=0; CNT:=CNT+1; ELSECNT:=0; END IF; END IF; END PROCESS DIVIDE_CLK;END ARCHITECTURE ART;CTRLS的VHDL源程序-CTRLS.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CTRLS IS PORT(CLK: IN STD_LOGIC; SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END ENTITY CTRLS;ARCHITECTURE ART OF CTRLS IS SIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(CLK) IS BEGIN IF CLKEVENT AND CLK=1 THEN IF CNT=111 THEN CNT=000; ELSE CNT=CNT+1; END IF; END IF; END PROCESS; SELCOMCOMCOMCOMCOMCOMCOMCOMCOMDATADATADATADATADATADATADATADATADATASEGSEGSEGSEGSEGSEGSEGSEGSEGSEGSEGCLK1,TSTEN=SE, CLR_CNT=SC, LOAD=SL); U2:CNT10 PORT MAP(CLK=FSIN, CLR=SC, ENA=SE, CQ=SD(3 DOWNTO 0),CO=S1); U3:CNT10 PORT MAP(CLK=S1, CLR=SC, ENA=SE, CQ=SD(7 DOWNTO 4),CO=S2); U4:CNT10 PORT MAP(S2, SC, SE, SD(11 DOWNTO 8),S3); U5:CNT10 PORT MAP(S3, SC, SE, SD(15 DOWNTO 12),S4); U6:CNT10 PORT MAP(S4, SC, SE, SD(19 DOWNTO 16),S5); U7:CNT10 PORT MAP(S5, SC, SE, SD(23 DOWNTO 20),S6); U8:CNT10 PORT MAP(S6, SC, SE, SD(27 DOWNTO 24),S7); U9:CNT10 PORT MAP(S7, SC, SE, SD(31 DOWNTO 28),S8); U10:REG32B PORT MAP(LOAD=SL, DIN=SD, DOUT=DOUT); U11:CTRLS PORT MAP(CLK2,SEL); U12:DISPLAY PORT MAP(SEL,DOUT,COM(7 DOWNTO 0),SEG(7 DOWNTO 0);END ARCHITECTURE ART;3）仿真波形设置本设计包括三个层次，因此先进行底层的测频信号发生器TESTCTL、计数器CNT10、锁存器REG32B，分频器CLKGEN，动态信号产生模块CTRLS，数据动态显示模块DISPLAY的仿真，再进行顶层dtFREQ的仿真。进行dtFREQ仿真输入设置及可能结果估计，图4.7为dtFREQ仿真输入设置及可能结果估计图。图4.7为dtFREQ仿真输入设置及可能结果估计图4）管脚锁定文件根据图4.6所示的dtFREQ电路原理图，本设计实体的输入信号CLK、CLK2、FSIN、RESET，输出信号SEG、COM，据此可选择实验电路结构图NO.0，对应实验模式0。图NO.0实验电路结构图根据图1.5所示的实验电路结构图NO.0和图4.8确定引脚的锁定。选用EP3C55F484C8N芯片，其引脚锁定过程如表4.1所示，其中CLK接PIN_T1，CLK2接键PIN_AB20，FSIN接PIN_AB16，计数结果DOUT31.0经外部译码器后，分别在数码管上显示。表4.1 dtFREQ管脚锁定过程表6.试验结果及总结1）系统仿真情况dtFREQ的时序仿真结果分别如图4.3所示（本仿真结果是通过同时按下“CTRL+Print Screen”键抓取当前屏幕信息放入剪贴板中，再通过Windows的画图工具进行粘贴裁剪后复制，最后在Word等文档中通过粘贴的方法获得）。图4.3 dtFREQ的时序仿真结果从系统仿真结果可以看出，本系统底层和顶层的程序设计完全符合设计要求。同时从系统时序仿真结果可以看出，从输入到输出有一定的延时，大约为5ns，这正是器件延时特性的反应。2）逻辑综合结果使用Quartus 8.0进行逻辑综合后，dtFREQ的RTL视图如图4.4所示，对PWM进行逻辑综合后的资源使用情况为：Family：MAX7000S ，Device：EPM7128SLC84-10,Total macrocells：19/128(15%),Total pins:23/68(34%)。图4.4 dtFREQ的RTL视图3）硬件验证情况选用EP3C55F484C8N芯片，其引脚锁定过程如表4.1所示，其中CLK接PIN_T1，CLK2接键PIN_AB20，FSIN接PIN_AB16，计数结果DOUT31.0经外部译码器后，分别在数码管上显示。4）软件下载及硬件结果显示5）实验过程中出现的问题及解决办法（1）主要面临的问题在于在元件调用时，错误的使用了分频器，导致结果一直出不来，通过老师的讲解与调试，最后通过了。（2）在硬件验证的时候，由于管脚的接线错误，所以数码管上没有显示，最后在老师的指导下，我通过了硬件的验证。