毕业论文——多功能数字钟.doc

南京大学毕 业 论 文（设 计）作 者:百晓文生学 号：系 部:专 业:电子信息科学与技术（方 向）:题 目:多功能数字钟指导老师王怀登讲师/硕士提交日期2014年5月12日摘 要近年来，科学技术发展飞速，人们的生活质量也不断提高。传统的时钟已经无法满足现代人的生活要求。多功能数字钟无论在形态还是在性能上都改变了原有的风格。本次设计基于原始的数字钟，在此基础上增加了诸项功能。不仅具备时，分，秒计数功能，另外增加了校时功能，整点报时功能，闹钟功能以及数字跑表功能。设计中采用了EDA技术，使用硬件描述语言Verilog HDL对各大功能模块的逻辑功能进行代码编写。于QuartusII软件环境下，采用层次化设计与模块化设计的方法，由各个功能模块连接建立顶层图，构成基于FPGA的多功能数字钟。设计实验板的主芯片为EP3C25Q240C8，多功能数字钟由分频器模块，时钟计数模块，校时控制模块，闹钟模块，整点报时与音乐演奏模块，数据选择模块，译码显示模块，按键去抖动模块和数字跑表模块构成。经过程序编译和模块仿真，在实验板上下载验证，该系统可以完成时，分，秒的正常显示，通过按键切换功能模式，进入闹钟时间设定，校时，数字跑表模式。可以手动调整时间，设定闹钟及数字跑表计时。关键词：FPGA； Verilog HDL； 数字钟；THE DIGITAL CLOCK WITH STOPWATCH FUCTIONABSTRACTIn recent years, the rapid development of science technology, quality of life is also rising. Traditional clock has been unable to meet the requirements of modern life. Both in the form of multi-function digital clock or in the performance has changed the original style.The design is based on the original digital clock, on the basis of it increased various functions. Not only have the time, minutes, seconds count function, also add the function of adjusting time, the whole point timekeeping function, alarm function and digital stopwatch functions. EDA technology used in the design, using Verilog HDL hardware description language for logic functions in major functional modules of code to write. Under Quartus II software environment, using hierarchical design methods and modular design, the top chart established by the various functional modules connecting each other, constitute FPGA-based multifunctional digital clock.The main system chip of design experiment board is EP3C25Q240C8, multifunctional digital clock is composed of the divider module, the clock counting module, the adjust time control module, the alarm module, the whole point timekeeping and music module, the data selection module, the decoding module, the key to jitter module and digital stopwatch module. After the program compiled and module simulation, download on the breadboard validation, The system can complete hours, minutes, seconds display properly, through the key switch function mode, enter the alarm time setting, adjustment time, digital stopwatch mode. You can adjust the time manually, set the alarm and digital stopwatch timer.Keywords：FPGA； Verilog HDL； Digital clock；目 录摘 要iABSTRACTii第一章 绪 论11.1 基于FPGA数字钟的背景和意义11.2 课题的研究方法和相关技术的发展11.3 本文的研究目的和主要研究内容2第二章 FPGA简介32.1 FPGA的原理与基本结构32.2 FPGA设计流程3第三章 Quartus II 简介4第四章 数字钟总体设计方案54.1数字钟的基本构成54.2数字钟的工作原理5第五章 数字钟的具体设计流程65.1 本设计的顶层图65.2 分频模块65.3 按键去抖动模块75.4 时钟模块85.4.1 模式切换功能95.4.2 时钟计数功能95.4.3 校时控制功能105.4.4 闹钟设定功能105.4.5 数字跑表功能115.5 数据选择模块115.6 译码显示模块135.7 闹钟音乐模块145.8 整点报时与音乐演奏模块15结束语17致谢18参考文献19附录A FPGA器件EP3C25_V5电路板21附录B 本设计使用的EP3C25_V5管脚配置文件22程序源代码23第一章 绪 论1.1 基于FPGA数字钟的背景和意义现今的电子产品要求功能要多样，体积越小越好，且功耗应达到最低1。这与传统电子产品最主要的区别是使用了大量的可编程逻辑器件，这就提高了产品的性能，缩小了体积，降低了功耗。同时通过先进的计算机技术，缩短了产品的研发周期。本设计采用的EDA技术符合现代先进电子技术的诸多要求，是设计研发电子产品的新兴技术。若人们的日常生活中没有时钟去提醒时间，造成的后果是难以想象的。数字钟的应用非常广泛，主要用于家庭生活，以及长途车站，机场，办公室，码头等公共场所，为人们的生活起居，学习工作和娱乐提供了很大的方便。数字钟采用的石英技术和集成电路技术促使其计时精确且性能非常稳定，同时携带起来也非常便捷。数字钟所采用的是数字电路技术去实现时，分，秒的精确计时，比机械式时钟更具直观性和精准性，同时它的使用寿命更长，因此使用及其广泛。数字钟不仅使钟表数字化，而且增加了原始钟表不具备的诸多功能，诸如闹钟功能，数字跑表计时功能和整点报时功能等。这些都是基于钟表数字化的。所以，对数字钟的研究以及拓展其功能应用很有现实意义。1.2 课题的研究方法和相关技术的发展基于FPGA原理的理论知识，结合数字钟的相关书籍的查找，对数字钟的基本结构进行分析，利用QuartusII软件仿真，验证了理论与仿真结果的一致性。在编译和仿真测试正确后，由QuartusII软件提供的编程器将信息下载至目标器件，对研究结果进行验证。本课题研究把Verilog HDL硬件描述语言与可编程逻辑器件相结合，通过七段数码管显示实验结果。多功能数字钟可以用不同的技术来实现，如单片机。可编程逻辑器件的使用与其他方式相比具有很多优点，如易于学习，方便快捷，别致独特，趣味浓厚，更加直观，设计的成功率高，易于编程和修改添加等特点，应用异常便利。所以本课题研究利用可编程逻辑器件来实现。1.3 本文的研究目的和主要研究内容当今，电子系统的发展速度高，规模大，集成化。基于逻辑综合与硬件描述语言的自顶向下的设计方法迅速发展起来。随着科学技术的迅猛发展，人们已不满足现有的数字钟功能。为解决当下矛盾，本课题的研究目的是完成基于FPGA的具有数字跑表功能的数字钟的设计，由数码管实时显示时，分，秒的计时，具有小时和分钟调整，整点报时，闹钟及数字跑表功能。第二章 FPGA简介2.1 FPGA的原理与基本结构FPGA是现场可编程门阵列（Field Programmable Gate Array）的简称2，它的出现是用来作为一种半定制电路，不仅解决了定制电路的缺陷，又克服了原有可编程器件门电路数太少的不足。FPGA具备掩膜可编程门阵列的通用结构，它不仅把大量的逻辑功能块组合成阵列，并且用可编程的互连资源把这些逻辑功能块连接起来，从而达到不同的设计需求。FPGA通常由三种可编程电路与一个用来寄存编程数据的静态存储器SRAM构成3。这三种可编程电路是：可编程逻辑模块CLB（Configurable Logic Block），输入/输出模块IOB（Input Output Block）与互连资源IR（Interconnect Resource）。可编程逻辑模块CLB是达成模块逻辑功能的根本单元，它们一般会有规则的组成一个阵列，均匀分布在整个芯片上；可编程输入/输出模块IOB通常负责完成芯片的逻辑与外部封装脚的接口工作5；可编程互连资源包含大量不同长度的线段和可编程连接开关，它们把IOB之间或IOB、CLB之间及CLB之间衔接起来，形成具备特定功能的电路。2.2 FPGA设计流程通常，一个比较大的集成项目应采用分层方法：分为几大模块，各模块之间定义好接口，而后各模块再次细分来具体实现，这就是自顶向下（TOP DOWN）的设计流程。现今，自顶向下的设计方法已经被普遍应用。高层次设计是对系统的行为特性进行定义，一般不会涉及到工艺的实现，所以能够在厂家综合库的支持下，综合优化工具把高层次的行为描述转化为针对某种工艺优化的网络表4，促使工艺转化变得轻而易举。第三章 Quartus II 简介Quartus II 是由 Altera 公司提供的 FPGA/CPLD 软件开发集成环境，21世纪初被Altera公司推出，是由Altera公司前一代 FPGA/CPLD 软件集成开发环境 MAX+plus II 的推陈出新的新产品2，它的运行界面友好，使用起来相当便捷。整个设计的流程都可以在Quartus II 上完成，它为开发者提供和结构无关的开发设计环境，让设计者在设计中能够进行方便地设计输入，迅速处理和器件模块的编程。Altera 公司的 Quartus II 软件为用户提供了完整的多平台设计开发环境，可以完成种种特定设计的需要，同时它也是单个芯片的可编程系统（SOPC）设计的综合性环境和SOPE设计的开发工具。由于Quartus II 软件设计工具内部嵌有 Verilog HDL，VHDL 逻辑综合器，因此它完全支持 Verilog HDL，VHDL 的设计流程6。Quartus II 软件支持分层次的设计，能够在一个新的输入环境中对使用不一样的输入设计方式实现的功能模块进行调用，因此解决了电路原理图与 HDL 混合输入设计带来的问题。当设计的输入完成以后，Quartus II 软件的编译器会生成设计输入的错误报告。Quartus II 软件具有卓越的设计错误定位器功能，用来确定文本中或者图形设计中产生的错误。对于使用 VHDL 的设计，不妨使用 Quartus II 软件自带的 RTL Viewer 观测综合后的 RTL 图2。在进行编译后，可对设计进行时序或功能仿真。在进行功能仿真之前，必需使用波形编辑器产生一个用来激励波形的文件。当程序编译和功能仿真检测准确后，即可通过 Quartus II软件自带的编程器把下载信息下载到目标器件中。第四章 数字钟总体设计方案4.1数字钟的基本构成数字钟的基本计时功能是一个对标准秒脉冲1Hz的计数电路。因为计数从0开始，无法与当前时间相同，所以要在电路上添加一个对时间校准的电路。为了使1Hz的秒信号时钟精准，通常使用石英晶体振荡器电路构成数字钟。图4-1所示为数字钟的一般构成框图。主要包括分频器电路，校时控制电路，校分控制电路和译码显示电路。可以通过改变控制逻辑电路来不断添加和增强数字钟的功能。图4-1 数字钟的一般构成框图4.2数字钟的工作原理数字钟的时间基准是由振荡器产生的稳定的高频脉冲信号生成的，再经过分频器分频，产生标准秒脉冲1hz。秒的计数从0开始，计到59后秒清零并向分的计数器进位，分计数器在进位来时加1，计到59后分清零并向小时的计数器进位，小时计数器在进位来时加1，计到23后清零。当各计数器计满后一并清零，重新进行计数。各计数器的输出分别送往译码显示电路进行译码显示。当计时不准确存在误差时，可以通过校时校分电路对小时，分钟进行校对。校时控制信号是由按键产生的。译码显示电路由译码器完成，显示由七段数码管完成。第五章 数字钟的具体设计流程及结果验证5.1 本设计的顶层图本设计采用自顶向下（TOP -DOWN）的设计方法。顶层图如图5-1所示。图5-1多功能数字钟顶层图5.2 分频模块晶体振荡器是数字钟的核心部件，振荡器的震荡频率精度和稳定度确保时钟的计时精确与稳定7。众所周知，石英晶体频率特性是很好的，它只选择一个频率点的信号，其它信号的频率段都会衰减掉，因此所提供的振荡电路输出信号是极其精准的。然后通过对分频电路的设计，来分频得到所需要的各个频率，其设计流程框图如图5-2所示。图5-2 所需频率产生的电路框图本设计使用的实验板提供的晶体振荡器为一个频率精准稳定的50mHz的方波信号，它的输出送给分频电路进行分频。分频电路的模块图如图5-3所示。图5-3分频模块图分频模块仿真波形如图5-4所示。图5-4分频仿真波形图由仿真波形图分析可知：本设计使用的晶体振荡器clk为50MHz，clk每10个脉冲形成一个脉冲，把50MHz分为了5MHz。由于50MHz太大，被分为更小的频率从仿真图无法看出。经过分频后输出的1khz的动态扫描信号clk1khz、100hz的标准百分秒信号clk100hz、5mhz的整点报时信号clk5mhz、8hz的闹钟音乐信号、1hz的标准秒信号clk1hz。5.3 按键去抖动模块本设计的实验板上使用的是产生负脉冲的接法，在按下然后立即松开按键的过程中，前后沿抖动的时间大约在10ms以内。因此我们在设计上用钟频为500Hz（周期为2ms）的5级寄存器加一个或门来避开抖动。按键去抖动的电路原理图如图5-5所示。图5-5按键去抖动电路原理图该模块用来判断是否有按键按下，当有按键按下时，要消除按键产生的抖动。功能的实现方案是判断是否有按键按下，若有按键按下，则需要延时一段时间来消除抖动，等到抖动过去之后再判断信号，若依然存在低电平信号，那就断定有按键按下，然后产生有按键按下的信号。按键去抖动的模块图如图5-6所示。图5-6按键去抖动模块图按键去抖动仿真波形如图5-7所示。图5-7按键去抖动仿真波形图由仿真波形图分析可知：当按键按下时，存在一段抖动信号，在抖动过后按键仍处于按下状态，此时确认按键已按下，满足了设计要求。5.4 时钟模块时钟模块是多功能数字钟的主要部分，此次设计的时钟模块包括：时钟计时功能，模式切换功能，校时控制功能，闹钟设定功能以及数字跑表功能。时钟模块的逻辑框图如图5-8所示。图5-8时钟模块图5.4.1 模式切换功能模式切换功能主要完成数字钟的不同模式之间切换的工作，可以手动切换模式，使数字钟显示当前设定的模式。仿真波形如图5-9所示。图5-9模式切换仿真波形图由仿真波形图分析可知：key0为模式切换功能键。当key0为0时，mode依次从0（时钟计数模式）切换为1（闹钟设定模式）、2（校时控制模式）、3（秒表模式），其结论符合模式切换的规律，逻辑电路设计正确。5.4.2 时钟计数功能时钟计数功能完成数字钟的正常计数工作，使数字钟显示当前的时间。仿真波形如图5-10所示。图5-10时钟计数仿真波形图由仿真波形图分析可知：mode为0，当前模式为时钟计数模式。秒计数从00开始，记到59秒后清零，分钟加1。分钟计数从00开始，记到59后分清零，小时加1，小时计数从00开始，记到23后时清零。其计数规律符合正常计时，逻辑电路的设计是正确的。5.4.3 校时控制功能校时控制功能完成对数字钟不精确时的校对时间工作，可以手动校准时间，使数字钟显示当前准确的时间。仿真波形如图5-11所示。图5-11校时控制仿真波形图由仿真波形图分析可知：key0为模式切换功能键，key1为校时校分选择键，key2为时间校准键。当key0为0时，mode依次从0（时钟计数模式）切换为1（闹钟设定模式）、2（校时控制模式），系统处于校时控制模式下。当key1为0时，ledjm变为0，校分指示灯点亮，按下key2对分钟进行校对，当key1再次为0时，ledjh变为0，校时指示灯点亮，按下key2对小时进行校对。当进入时钟计数模式，分钟，小时正常计数。结论与校时校分的规律相符，逻辑电路的设计是正确的。5.4.4 闹钟设定功能闹钟设定功能完成数字钟设置闹钟时间工作，可以手动进行闹钟时间的设定，仿真波形如图5-12所示。 图5-12闹钟设定仿真波形图由仿真波形图分析可知：key0为模式切换功能键，key1为校时校分选择键，key2为时间校准键。当key0为0时，mode从0（时钟计数模式）切换为1（闹钟设定模式），系统处于闹钟设定模式下。当key1为0时，ledjm变为0，校分指示灯点亮，按下key2对分钟进行设定，当key1再次为0时，ledjh变为0，校时指示灯点亮，按下key2对小时进行设定。当进入时钟计数模式时，分钟，小时正常计数。其结论符合闹钟设定的规律，逻辑电路设计正确。5.4.5 数字跑表功能数字跑表功能完成跑表的工作，可以手动进行跑表的清零和暂停功能，仿真波形如图5-13所示。 图5-13数字跑表仿真波形图由仿真波形图分析可知：key1为跑表清零键， key3为跑表暂停键。百分秒计数从00开始，记到99后百分秒清零，秒加1。秒记到59后清零，分加1。实现了百分秒从00到99的循环计数，秒从00到59的循环计数。在百分秒计数过程中，按下key3键时，跑表暂停计数，按下key1键时，跑表清零。其结论符合数字跑表的规律，逻辑电路设计正确。5.5 数据选择模块当多功能数字钟工作时，在不同的模式下需要显示不同的数据，这需要对数据进行选择，数据选择模块的逻辑框图如图5-14所示。图5-14数据选择模块图数据选择模块主要完成数字钟在不同模式之间数据的选择工作，把当前模式下的数据送往译码显示模块进行译码显示，仿真波形如图5-15所示。图5-15数据选择仿真波形图由仿真波形图分析可知：当mode为0时，系统处于时钟计数模式下，data（当前显示的数据）为hour：min：sec，即为041001。当mode为1时，系统处于闹钟设定模式下，data（当前显示的数据）为ahour：amin：sec，即为081000。当mode为2时，系统处于校时控制模式下，ledj为0，校时指示灯点亮。data（当前显示的数据）为thour：tmin：sec，即为044000。当mode为3时，系统处于秒表模式下，data（当前显示的数据）为PMIN：PSEC：PMSEC，即为020880。其结论符合数据选择的规律，逻辑电路设计正确。5.6 译码显示模块实验板上使用的是4 位联体的7 段共阳极数码管，如图5-16所示。动态扫描的显示方式是数码管最广泛的应用之一10。电路的接口是将数码管的8 个笔划段a-h 同名的端口连接到一起，而每个数码管的公共极是独立受I/O线控制的。当要将想要显示的数据送给译码显示电路时，所有的数码管收到的字形码是相同的，但到底是那一个数码管被点亮，则取决于公共端口，但是这一端口由I/O 来控制，因此可以自行决定何时显示哪一位。所谓动态扫描是一种分时控制的方法，依次对各个数码管的公共端口进行控制，使各个数码管依次被点亮。在数码管点亮的过程中，每位数码管的点亮时间非常短，因为发光二极管存在余辉效应和人眼的视觉暂留现象12，虽然每个数码管并不是被同时点亮的，但只要动态扫描的速度够快，人眼就无法区分出来，看上去好像数码管一直被点亮，不会存在闪烁感15。图5-16七段数码管内部连接图译码显示模块的逻辑框图如图5-17所示。图5-17译码显示模块图该模块完成数据的译码，使数码管显示对应的数字工作。仿真波形如图5-18所示。图5-18译码显示仿真波形图由仿真波形图分析可知：7段数码管为共阳极，当seg_com为111110时，最右边的数码管被点亮。seg_data显示为十六进制的C0，F9，A4，B0，99，92，82，F8，80，90，对应译码显示为0，1，2，3，4，5，6，7，8，9。5.7 闹钟音乐模块蜂鸣器对输入信号频率的不同会发出不同音调的声音，利用这一原理，由分频器来控制蜂鸣器的发声。分频器的预置值取决于乐曲音调的值，这就可以对蜂鸣器的发声频率进行控制。本设计闹钟音乐选取为猪八戒背媳妇，其简谱如图5-19所示。图5-19猪八戒背媳妇简谱图由于该简谱音调太高，本设计中对其降了八度。可以用一个分频器来产生各音符发声所需要的频率，但因为各个音符所对应的频率大多数不是整数，分频的系数又不可能为小数，所以必须对计算所得到的分频系数进行四舍五入来取整。猪八戒背媳妇简谱中各音符对应的分频系数如表5-20所示。表5-20各音阶频率对应的分频值音符分频系数音符分频系数低音65682中音53188中音14777中音62840中音24256高音31896中音33791闹钟音乐发生器的逻辑框图如图5-21所示。图5-21闹钟音乐产生模块图每个音符的持续时间是不同的，这取决于乐曲的演奏速度和每个音符的节拍数，tonetable模块为pulse模块提供了决定音符频率的分频预置数，此预置数所持续的时间是这个音符的节拍值。在tonetable模块设立了一个计数器（能够计数的最大值为155，相当于有155个二分音符），此计数器的计数频率选为8Hz，因此每个计数值持续0.125秒，即每个音符的持续时间。该模块能够完成闹钟音乐所发音符的分频预置数工作。仿真波形如图5-22所示。图5-22闹钟音乐产生仿真波形图由仿真波形图分析可知：所得的分频系数刚好为简谱的前三拍音符，验证了本模块的逻辑功能正确。5.8 整点报时与音乐演奏模块在数字钟工作时，到达整点需要整点报时功能，还需要闹钟的开关及音乐演奏功能。整点报时与音乐演奏的逻辑框图如图5-23所示。图5-23整点报时与音乐演奏模块图该模块能够完成整点时的报时、闹钟设定开关及到达闹钟设定时间时闹铃音的演奏功能，仿真波形如图5-24所示。 图5-24整点报时与音乐演奏仿真波形图由仿真波形图分析可知：当为59分58秒、59秒时，发出两秒报时音。当key（闹钟开关键）为0时，leda变为0，闹钟打开，闹钟开指示灯点亮。当clockflag（闹钟标志位）为1时，spk演奏闹钟音乐。验证了本模块的逻辑功能正确。结束语在这次毕业设计过程中，我学会了应用自顶向下的结构化设计理念，掌握了多功能数字钟设计的基本流程，并且提高了EDA程序设计的能力。我觉得顶层模块的设计是本次设计最难的地方，因为设计顶层模块需要把各大功能模块按照电路原理有机地结合起来，这看起来容易，实则需要扎实的理论功底，而这正是我所欠缺的。相反，各个功能模块的设计要容易许多。在实际操作中，从系统各功能模块的设计到最终系统的调试仿真，王怀登、陈珍两位老师都给予了诸多帮助，才使我的毕业设计能够顺利的完成，提高了我解决问题的能力。特别是在联机下载时，由于FPGA设计中按键存在抖动，所以即便前面的任何设计都准确无误，仍然得不到预期的理想的实验结果，王老师建议在电路中加入一个去按键抖动模块用于消除按键抖动，在听取王老师的建议和相关原理的讲解后，果然问题迎刃而解。这次毕业设计，给我感触最深的还是研究设计的态度问题。个人的能力是有限的，但只要态度端正，不畏惧困难，善于思考去发现和解决问题，每个人都会获得意想不到的收获和个人能力的提高。本次设计实现了多功能数字钟的各个功能，完成了设计的要求。虽然完成了基本设计目标，但设计中还是存在许多不足的地方，如程序编译后有太多的警告，这说明设计中存在许多问题需要解决，还有像校准时间的速度比较慢等问题。希望在以后的学习和探索中能够再进行完善。致谢在毕业设计论文完成之际，我首先要向指导老师王怀登、陈珍，表示最真挚的谢意。两位老师严谨的治学态度让我受益匪浅。每次去实验室都需要借实验板，在这里要感谢为我提供实验设备的老师。在毕业设计过程中，遇到自己无法解决的问题，王老师与陈老师都会不厌其烦地为我讲解，让我体会到了成功解决问题的喜悦。毕业设计完成后老师又给出改进的意见，更加完善了我的设计。在毕业论文初稿写完之后，老师又在百忙中认真批阅我的论文，并给予修改意见。正是在两位老师的指导帮助下，我才能成功完成毕业设计，取得现在的成果。这次毕业设计是我大学学习生活中最宝贵的财富，对我以后的学习和工作都是巨大的帮助。故而在这里再次感谢王老师，陈老师耐心的指导和帮助。由于本人的学识有限，论文中不免会出现错误与需要改进的地方，诚心希望老师和同学们提出宝贵的建议。参考文献1 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EDA技术实用教程(第3版). 北京: 科学出版社,2006. 11-15.3 潘松,黄继业,陈龙. EDA技术与Verilog HDL. 北京: 清华大学出版社，2010. 27-35.4 贺敬凯. Verilog HDL数字设计实训教程. 陕西:西安电子科技大学出版社，2010. 5 赵永红，兰云. 层次化设计方法在简易数字钟设计中的应用. 现代电子技术，2003. 24-56.6 王金明，杨吉斌. 数字系统设计与Verilog HDL. 北京: 电子工业出版社，2002. 7 赵雅兴. FPGA原理及应用. 天津大学出版社，1999. 89-134.8 乔庐峰. Verilog HDL数字系统设计与验证. 北京: 电子工业出版社，2009.9 康华光等. 电子技术基础（数字部分）(第5版). 高等教育出版社，2005. 32-34.10 夏宇闻. Verilog 数字系统设计教程(第2版). 北京航空航天大学出版社，2008. 12-15.11 黄智伟，王彦等. FPGA系统设计与实践. 北京: 电子工业出版社，2005.12 罗朝霞等. CPLD/FPGA设计及应用. 北京: 人民邮电出版社，2005.13 王紫婷，张彩珍. EDA技术与应用. 兰州大学出版社，2003.14 崔葛. 基于FPGA的数字电路系统设计. 陕西: 西安电子科技大学出版社，2008.15 王道宪. CPLD/FPGA可编程逻辑器件应用与开发. 北京: 国防工业出版社，2004. 246-247.16 吕思忠. 数字电路实验与课程设计. 哈尔滨工业大学出版社，2001.17 褚振勇，齐亮. FPGA设计及应用. 西安电子科技大学出版社，2006.18 李可. 数字电路及应用. 北京: 电子工业出版社，1996. 12-24.19 吕思忠. 数字电路实验与课程设计. 哈尔滨工业大学出版社，2001.20 刘艳萍，高振斌等. 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