数字电子技术 第六章 时序逻辑电路.pdf

第6章时序逻辑电路。61概述。6.2时序逻辑电路的分析。6.3寄存器和移位寄存器o6.4计数器6.1概述O时序逻辑电路简称时序电路，是数字系统中非常重要的一类 逻辑电路。常见的时序逻辑电路有计数器、寄存器和序列信 号发生器等。O所谓时序逻辑电路是指电路此刻的输出不仅与电路此刻的输 入组合有关，还与电路前一时刻的输出状态有关。它是由门 电路和记忆元件（或反馈元件）共同构成的。6.工工时序逻辑电路的特点O时序电路的特点是，在任何时刻电路产生的稳定输出信号不 仅与该时刻电路的输入信号有关，而且还与电路过去的状态 有关。由于它与过去的状态有关，所以电路中必须具有“记 忆”功能的器件，记住电路过去的状态，并与输入信号共同 决定电路的现时输出。而前面介绍的组合逻辑电路在任何时 刻的输出只取决于该时刻电路的输入，与过去的历史情况无 关。因而组合逻辑电路是只用门电路构成的数字电路。组合 逻辑电路和时序电路的对比如表所示。下一页返叵6.1概述O实现时序电路“记忆”功能的器件最常见的是各种触发器。接触发脉冲输入方式的不同，时序电路可分为两大类：同步 时序电路和异步时序电路。O 6.1.2时序电路逻辑功能的描述方法O 1.时序电路框图及相关方程O时序电路结构框图如图6T所示。它由两部分组成：一部分 是由门电路构成的组合电路，另一部分是由触发器构成的、具有记忆功能的反馈支路或存储电路。图中X代表时 序电路输入信号，乙）之卜代表时序电路输出信号，匕）/代表存储电路现时输入信号，Q。Qn代表存储电路现时输 出信号，X。“和Q。Qn共同决定时序电路输出信号N。Zko这些信号之间的关系可以用三个向量函数来表示：Q(/)=Gy(GQ9)(6-1)(6-2)下一页返叵6.1概述O其中，年+工表示两个相邻的离散时间。式（6）称为输 出方程；式（62）称为驱动方程；式（63）称为状态方程，存储电路的输出Q称状态向量，其中Q仕工表示存储电路各 触发器输出的现时状态，简称现态或初态；Q仕n+工）表示存 储电路下一个工作周期（来过一个时钟脉冲之后）各触发器 的输出状态，简称次态。由输出方程可知，电路的现时输出 Z（tn）决定于存储电路的现时状态Q（tn）及现时输入 X（tn）,而现时状态Q（tn）与过去的输入状况有关。符合这 个输出方程条件的时序电路称为米莱型（Mealy型）电路。有许多时序电路结构简单，其输出只与存储电路现时状态Q（J）有关，与现时输入X（J）无关，因此输出方程 为Z（zn）=FQ（tn）,这种时由电路称为穆尔型（Moore型）电路。上一页下一页返叵6.1概述o 2.状态转换表、状态转换图和时序图o时序电路的逻辑功能除了用状态方程、输出方程和驱动方程 等方程式表示之外，还可以用状态表、状态图、时序图等形式来表示。时序电路在每一时刻的状态都与前一个时钟脉冲 作用时电路的原状态有关。如果能把在一系列时钟信号操作 下电路状态转换的全过程都找出来，那么电路的逻辑功能和 工作情况便一目了然了。状态转换表、状态图、时序图都是 描述时序电路状态转换全过程的方法，它们之间可以相互转换。OOO1）状态转换表将任何一组输入变量及电路初态（现态）的取值代人状态方程 和输出方程，便可算出电路的次态和输出值，所得到的次态又成为新的初态，和这时的输入变量取值一起，再代人状态方程和输出方程进行计算,又可得到一组新的次态和输出值。如此继续下去，把这些计 算结果列成真值表的形式，就得到了状态转换表。上一页下一页 返叵6.1概述oo2)状态转换图将状态转换表的形式表示为状态转换图，对于Mealy型电路 的状态转换图是以小圆圈袤小电路的各个状态，圆圈中填人存储单元的状态值，圆圈之间用箭头表示状态转换的方向,在箭头旁注明输入变量取值和输出变量的计算值，输入和输出用斜线分开，斜线上方写输入值，斜线下方写输出值(参见 g6-2(a)o对于Moore型电跆的状态转换图一是以小 是圆圈表示电路的各个状态和输出，圆圈中填人存储单元的状态值和输出值，状态值和输出值之间用斜线分开，圆圈之间 用箭头表示状态转换的方向，在箭头旁注明输入变量取值(参 见图62(b)。o 3)时序图o为了便于通过实验方法检查时序电路的功能，把在时钟序列脉冲作用下存储电路的状态和输出状态随时间变化的波形画 出来，称为时序图。上一页返回6.2时序逻辑电路的分析O根据时序逻辑电路图，分析出时序电路逻辑功能，称为时序逻 辑电路的分析。O时序逻辑的分析与组合逻辑的分析有很大区别：组合逻辑的 分析过程是根据已知电路，逐级写出各级输出的逻辑函数表 达式，最后用代入法便可得到最终输出变量的逻辑函数表达 式；时序电路逻辑分析过程比较复杂，需根据已知电路，采 用求解相关方程、求真值表、画状态图和时序图等方法才能 找出电路中触发器输出端的状态变化规律及输出变量的变化 规律。下一页 返叵6.2时序逻辑电路的分析0 6.2.1时序逻辑电路的分析方法O分析时序电路的目的是确定已知电路的逻辑功能和工作特点，其具体步骤如下：O工写相关方程式（时钟方程、驱动方程、输出方程）O根据给定的逻辑电路图写出电路中各个触发器的时钟方程、驱动方程和输出方程。O时钟方程：时序电路中各个触发器CP脉冲的逻辑表达式。o驱动方程：时序电路中各个触发器输入信号的逻辑表达式。O输出方程：时序电路的输出之二，Q）,若无输出时 此方程可省略。O 2求各个触发器的状态方程o将时钟方程和驱动方程代入相应触发器的特征方程式中，求 出触发器的状态方程。上一页下一页返叵6.2时序逻辑电路的分析O 3.求出对应状态值o列状态表o将电路输入信号和触发器现态的所有取值组合代入相应的状 态方程，求得相应触发器的次态和输出，以表格形式列出。o 2）画状态图o状态图为反映时序电路状态转换规律及相应输入、输出信号 取值情况的几何图形。o 3）画时序图o时序图为反映输入、输出信号及各触发器状态的取值在时诃 上对应关系的波形图。画时序图时，应在CP触发沿到来时更 新状态。o 4）归纳上述分析结果，确定时序电路的功能。o根据状态表、状态图和时序图进行分析归纳，确定电路的逻 辑功能和工作特点，上述对时序电路的分析步骤不是一成不 变的，可根据电路的繁简情况和分析者的熟悉程度进行取舍。上一页下一页返叵6.2时序逻辑电路的分析0 6.2.2同步时序逻辑电路的分析O例61分析如图64所示的时序电路的逻辑功能，电路中的 各触发器为TTL负边沿JK触发器。o解：在该电路图中时钟脉冲CP接到了每个JK触发器的时钟 输入端，所有JK触发器在同一时钟CP的作用下同时变化，因此 该电路是一个同步时序电路。根据时序电路的分析步骤，先 求取相关方程式。o）写相关方程式o时钟方程o CP1=CP2=CP3=CP I上一页下一页返叵6.2时序逻辑电路的分析O驱动方程：O 4=逐 K1=l4=6=。：K3=1 4 0O输出方程O若将该电路的第三个JK触发器的输出端Q3规定为C,则它的输出方程为：0”。=。3o显然输出变量C仅取决于存储电路的现态，因此该电路为Moore型时序电路。上一页下一页返叵6.2时序逻辑电路的分析O 2）求各个触发器的状态方程o JK触发器特性方程为qn+l=JQ-+KQn（CP L）O将对应驱动方程分别代入特性方程，进行化简变换可得状态 方程：Q黑=an返+康=C夕（C尸J）。产=迹-GO：+i0；=迹。应 11（C尸J）上一页下一页返叵6.2时序逻辑电路的分析O 3）求出对应状态值o列状态表o列出电路输入信号和触发器现态的所有取值组合，代入相应 的状态方程，求得相应的触发器次态及输出，因在该电路中 没有出现单独的输入变量X,输出变量C也等于第三个JK触发 器的输出端Q3，因此主要变化情况是三个JK触发器在时钟 脉冲CP作用下发生一些状态变化的过程，在列真值表的过程 中，假定电路中三个JK触发器的输出端QsQzQi的初态为 000,根据特性方程求出第一个脉冲过后的次态，再将该次 态作为初态，求出第二个脉冲过后的次态，这样以此类推。当求出的次态是曾出现的初态时，再选一个未曾出现的组合 作为初态，然后重复以上步骤，直到三个JK触发器的输出端 Q3Q2Q1,所有的8种组合（初态）均已求出次态。将所有的初 态到次态的转换列表得到表&2所示的状态真值表。上一页下一页返叵6.2时序逻辑电路的分析O画状态图如图65所示。o从状态图可以发现,5个状态000100构成了一个闭环，随着 CP脉冲的输入,将在这5个状态之间不停地转换；并且是递增 的过程，当递搐到100时输出在一个CP脉冲过后回 到状态000,输出C也变为0,随着CP脉冲的输入，进行下 一轮递增。初步可以判定该电路是一个五进制的加法计数器,C为进位输出。另外三个状态101、110工工工在一个CP脉 冲过后，转入到010、000两个状态之一，在以后CP脉冲 作用下，又继续5个状态000：100的递增变化过程。所以 无论最初的状态是000工工工之间的哪一个状态，随着CP 脉冲输入，必将进入000100构成递增循环过程中，因此 我们可以称该电路是具有自启动功能的五进制加法计数器。三个状态101、110工工工称为无效状态。所谓自启动是 指假定电路由于某种原因处在无效状态时，在CP时钟信号的 作用下仍自行进入有效状态，开始有效循环。o画时序图如图66所示。上一页下一页返叵6.2时序逻辑电路的分析O 6,2-3异步时序逻辑电路的分析O异步时序电路的分析方法与同步时序电路的分析方法大体上 相同。不同的是：在异步时序电路中，每次状态转换时并不 是所有的触发器都有时钟信号，而状态方程所表示的逻辑关 系只有CP信号到达时才能成立，因而必须把时钟信号也作为 一个变量写入特征方程中去。因此，异步时序电路的分析方 法要比同步时序电路的分析方法略为复杂一些。下面通过一 个例子来说明具体的分析方法和步骤。上一页下一页 返叵6.2时序逻辑电路的分析O 例63 已知异步时序逻辑电路的逻辑图如图612所示,试分析它的逻辑功能，画出状态转换图，说明逻辑功能的特 点，检查电路能否自启动？o解：由图6工2逻辑图可知:。，1=。，3=。卬。，2=2因此该 时序电路是异步的，它以Q3、22 Q工作为输出，因此它是Moore型电路。o具体分析如下：o）写出各触发器驱动方程/=迹&=1J?=K?=4=二夕储=1上一页下一页 返叵6.2时序逻辑电路的分析O 2）将驱动方程代入特性方程得状态方程，并标出它们各自的 时钟方程er+1=q!q（期=cp）0=速（c舄=）=QiQiOl 9P3=CP）o注意:各触发器均为下降沿触发方式，因此状态方程只有在它 的时钟输入脉冲下降沿到来时才成立，若是它的时钟脉冲下降 沿未到来，各触发器只能维持原状态不变。O 3）根据状态方程和时钟方程，列出状态转换表，如表65所 示上一页下一页返叵6.2时序逻辑电路的分析O列状态真值表时，现态从000开始，包含所有组合。时 钟信号C23、CP工由外部脉冲信号CP提供，在每次现态到次 态的转换时均会有下降沿出现，c22则由&的输出端Q工产生，只有在片的输出端Q由工向。变化时，才会出现下降沿。因 此Q3、Q1的现态向次态的转变只需根据它们的状态方程计 算便可得出。而Q2的现态向次态的转变需在尸2触发器的时钟 方程（少=/出现下降时再由状态方程 Q/=逑出，否则Q2不变（即次态等于现态）。O 4）由状态转换表画出状态转换图O 5）由状态转换表和状态转换图画出波形图即时序图上一页下一页 返叵6.2时序逻辑电路的分析O画时序图时，各触发器只有在它的时钟输入端有下降沿输入信 号时，才可能改变状态，但由于是异步时序电路,各触发器不象 同步时序电路那样在同一个时钟脉冲作用下同时翻转，而是 在各自的时钟脉冲作用下先后翻转。例如在第二个时钟脉冲下降沿J时，尸工触发器先作由1一0的翻转，的负跳变又 若考虑触发露的翻转延迟,触发尸2触发器作由。到1的翻转,每个触发器的翻转都应在时钟脉冲下降沿;之后的At时间之 后完成。波形图应作虚线所示的修正。这才反映出异步时序电路的工作特点。o综合以上分析，特别是由状态转换图可以看到每来五个脉冲,?3?2?工便可在。1。之间循环改变一周，因此该电路 是异步五进制加法计数器。如果Q3Q2Q1的现态是1工工在一 个脉冲过后便转为000,如果Q3Q2Q1的现态是工。1或工工。在一个脉冲过后便转为010,因此该电路具有自启动功能。上一页返回6.3寄存器和移位寄存器O寄存器及移位寄存器均是数字系统中常见的重要部件,寄存器 能够存放数码，移位寄存器除具有寄存数码的功能外,还可将 数码移位。O 6.3.1寄存器O寄存器的功能是存储二进制代码，它由具有存储功能的触发 器构成。因为一个触发器只有。和I两个状态，只能存储工位 二进制代码，所以N个触发器构成的寄存器能存储N位二进 制代码。寄存器还应有执行数据接收和清除命令的控制电路,控制电路一般是由门电路构成的。o按照接收数码的方式不同，寄存器有双拍工作方式和单拍工 作方式两种。下一页返叵6.3寄存器和移位寄存器O 1双拍工作方式的寄存器o图*为由四个基本RS触发器构成的4位寄存器，它接收 代码分两步（双拍）进行。o第一步，先用“清零”负脉冲将所有触发器置0。o第二步，再用“接收”正脉冲把控制门G3G。打开，使数 据存人触发器。凡是输入数据为I的位，相应与非门一定会给 出一个负脉冲将该触发器置工；数据输入为0的位，相应与非 门无负脉冲输出，对应的触发器保持。状态不变。o寄存器的内容从Q3Q。这四个触发器的输出端读出。o双拍工作方式的优点是电路简单，缺点是每次接收数据都必 须给两个控制脉冲，不仅操作不够方便，而且限制了电路的 工作速度，所以定型产品集成寄存器，很少采用双拍工作方 式，大都采用单拍工作方式。上一页下一页返叵6.3寄存器和移位寄存器O 2.单拍工作方式的寄存器o图616所示也是由四个基本RS触发器构成的寄存器,但它 们都通过控制门接成了D触发器的形式。当CP正脉冲接收指 令到达时，无论数据。3为何值，和状态都相反，触发 器同步翻转，输出Q3Qo将分别随。3。0数值而变。这种 电路寄存数据时不需要清除原来数据的过程，只要CP=1一 到达，新的数据就会存人，所以为单拍工作方式。o用D触发器直接构成的单拍工作方式的寄存器如图鱼17所示。o在图615、图616、图6T7中，因为接收数码时所有各 位都是同时输入和读出的，所以称为并行输入、并行输出方 式。上一页下一页返叵6.3寄存器和移位寄存器O 3.集成6位寄存器74174o带公共时钟和复位的六位D触发器构成的74174集成寄存器 其逻辑电路如图6T9所示，它的引脚图如图618所示,74174是一种16脚的集成芯片，16脚是电源VCC,8脚是 电源地VSS,。!一。6为数据输入引脚，QQ6为数据输出 弓I脚，CP是公共时钟输入引脚，C是复位引脚。o从图6T9逻辑图可以再到复位信号C经缓冲器G1门送到 各触发器复位端R,当Q为“0”时,带两个小圈的G1门为同 相驱动门电路，触发器复位端接收到有效的复便信号，每个 触发器都同时复位，它们的输出Q均为“0”。只由=“工”时，寄存器才可能接收数据输入信号。上一页下一页返叵6.3寄存器和移位寄存器O由图6T9逻辑图还可看到，组成六位寄存器的六个触发器 均是下降沿触发的D触发器，由于外加时钟脉冲CP经非门 G2倒相再加到各触发器时钟输入端，因此六个触发器均在外 加时钟脉冲CP的上升沿作用下，同时接受它们各自的数据输 入端Q的信号。一旦接收了这数据信号，寄存器均能加以保 持，直到下一个时钟脉冲CP上升沿时，送入新的数据信号。o 74174寄存器的功能真侑表如表66所示。o除74174外常用的集成寄存器还有74173四位、74373 八位寄存器等。上一页下一页返叵6.3寄存器和移位寄存器O 6.3.2移位寄存器O移位寄存器不但具有存储代码的功能，而且还具有移位功能。移位功能就是使寄存器里存储的代码在移位脉冲的作用下左 移或右移。移位寄存器可以用于存储代码，也可用于数据的 串行/并行转换、数据的运算和数据的处理等。O工单向移位寄存器O图620是由维持阻塞型D触发器构成的右移移位寄存器。前 一个触发器的输出端Q依次接到下一个触发器的数据输入端 D,仅由第一个触发器&的输入端接收外部的输入信号。为串行输入端，（?3Q。为并行输出端，?3还可作为串行 输出端。上一页下一页 返叵6.3寄存器和移位寄存器O现在分析将数据“工工01”从高位至低位送人移位寄存器的情 况。设寄存器的原始状态为Q3Q2QiQo=0000”，先送 人的是高位数据，那么当第一个CP上升沿到来时寄存器状态 为Q3Q2QQo=。?，第二个上升沿到达时，次高位数 据进入各触发器的状态都移入右边相邻的触发器，于是 Q3Q2QiQo=OOH5 o依次类推，第三个CP上升沿到达 后，?3?22120=。工工。”，第四个CP上升沿到达后，Q3Q2QiQo=nor o这时并行输出端的数码与输入的数 据相对应，完成了将4位数码由串行输入转换为并行输出的 过程。上一页下一页 返叵6.3寄存器和移位寄存器O由以上分析可知，图620所示右移移位寄存器具有三个功 能特征：o串行数据“工工01”由高位至低位依次从第一个触发器尸0 的输入端DO串行输入；o在第四个CP上升沿到达后，串行数据“工工从四个触 发器的输出端Q3Q2Q1Q0并行输出。o从第四个CP上升沿开始，串行数据“工工01”由高位至低 位依次从第三个触发器&的输出端Q3串行输出。o图623所示是由JK触发器构成的右移移位寄存器,图中每 个JK触发器都接成了D触发器的形式。与K的输入相反，Jo=D,K0=d),所以该电路具有与图620电路同样的功上一页下一页返叵6.3寄存器和移位寄存器O 2.双向移位寄存器o在单向移位寄存器的基础上，增加由门电路组成的控制电路,就可以构成既能左移又能右移的双向移位寄存器。S6-24 和图625分别给出了 4位双向移位寄存器定型产品 74LSI 94的引脚图和逻辑图，下面简要分析一下该电路的逻 辑功能。o 1)74LSI 94弓|脚o由于双向移位寄存器74LS194引脚较多，可对照图624 74LSI 94的逻辑符号和表67 74LS194引脚功能表理解 和记忆每个引脚的作用。上一页下一页返叵6.3寄存器和移位寄存器o 2)74LSI 94功能o从图625可以看到74LSI 94由四个下降沿触发的RS触发 器、四个与或非门、若干个缓冲级门电路构成。RS触发器作 为存储电路的记忆元件，与或非门作为数据选择器件，通过 S1S0选择RS触发器的R、S端的数据源。O 6.3.3移位寄存器应用O移位寄存器除具有寄存数码及将数码移位的功能外，还可以构 成各种计数器和分频器。将移位寄存器的串行输出以一定的方式反馈到串行输入端，就可构成许多特殊编码的移位寄 存器型N进制计数器，这种方法称为串行反馈法。反馈的逻 辑电路不同，得到的计数器形式也有所不同。上一页下一页返叵6.3寄存器和移位寄存器O 1.环形计数器O环形计数器是将单向移位寄存器的串行输入端和串行输出端 相连，构成一个闭合的环，如图626(a)所示。o实现环形计数器时，电路必须预先设置适当的初态，且输出 QsQzQiQo端初始状态不能完全一致(即不能全为“工”或“0”)，这样电路才能实现计数，环形计数器的进制数N与移 位寄存器内的触发器个数n相等，即川二。，状态变化如图6 26(b)所示(电路中初态为0100)。上一页下一页返叵6.3寄存器和移位寄存器O 2.扭环形计数器o扭环形计数器是将单向移位寄存器的串行输入端和串行反相 输出端相连，构成一个闭合的环，如图627(a)所示。o实现扭环形计数器时，电路不必设置初态。扭环形计数器的 进制数N与移位寄存器内的触发器个数n满足N=2n的关系,图627(a)所示电路包括四个触发器,设初态为0000,电 路状态循环变化，循环过程包括八个状态，可实现八进制计 数。状态变化如图627(b)所示。o 3.奇数分频器o如图a25所示为一个由74194移位寄存器构成的奇数分频O上一页下一页 返叵6.3寄存器和移位寄存器O图中控制方式选择位S2So=O1,74194移位寄存器工作在右 移方式。在电路工作花 智先会在异步清零端次输入一个负 脉冲，74194移位寄存器将被清零，四个输出端QqQiQ恁输出“0000”。在这之后，从时钟脉冲输入端 CB濯入频率为f的脉冲信号，74194将作右移操作。串行右 移输入端DSR的输入信号是与非门G的输出信号。与非门G 的两人输入信号是74194的两位输出数据Q2Q3。首先列一 下该电路的状态转换表。如表69所示。o从状态表可知，电路在清零之后输出“0000”,输入第一个CP 脉冲之后，输出“1000”,输入七个脉冲循环一周，循环过程 如表69中带箭头的连线所示。因此是一个七进制计数器。由于该电路首先需异步清零，清零之后的“0000”不包含在 循环态序中，相当于是一人启动状态，该电路不具有自启动 能力。这个电路的工作波形图如图6-29所示。从图中可以 看到四人输出端输出的脉冲信号是时钟信号CP的7分频信号,所以该电路也是一个七分频电路。上一页下一页返叵6.3寄存器和移位寄存器O前面讲述的扭环型计数器是将在右移时最右边的一位输出通 过与非门反馈到输入端，其计数模M=2n,n为扭环型计数 器的位数，是偶计数器。本电路中将最右边的两位输出通过 与非门产生反馈数据 不豆，反馈到输入端，这样右移串行 输入数据Dsr提前一个周期由变为“工”，而由“工”变为。的周期则没有改变，因此整个计数器的模M由2n变为2n io形成奇数进制计数器，也就是奇数分频器。上一页返回6.4计数器ooo o o计数器是数字系统中应用最多的时序电路，它不仅能用于对 时钟脉冲进行计数，还可以用于定时、分频及进行数字运算 等。计标器的种类繁多，从不同角度，有不同的分类方法。1.按数制分 oo工）二进制计数器在数字电路中，广泛采用二进制计数体系，与此相适应的计数 器为二进制计数器。在输入脉冲的作用下，计数器按二进制 数变化顺序经历2n个独立状态（n为计数器中触发器的个 数），因此又可称作模2n进制计数器。模数M=2L2）非二进制计数器计数器在计数时所经历的独立状态数不为2n（模数MW2。），则可称为非二进制计数器。如十进制计数器、任意进制（也称 N进制，即除二进制、十进制之外的其他进制）计数器。下一页 返叵6.4计数器o 2按计数增减趋势分o 1）加法计数器o每输入一脉冲就进行一次加工的计数器，称为加法计数器。以23进制加法计数器为例，它输入脉冲个数与自然态序二进 制数及计数器中触发器状态的关系如表dlQ所示。o 2）减法计数器o每输入一脉冲就进行一次减工的计数器，称为减法计数器。以23进制减法计数器为例，它输入脉冲个数与自然态序二进 制数及计数器中触发器状态的关系如表dll所示。o 3）可逆计数器o既可作加运算，也可作减运算的计数器，叫作可逆计数器。当 然可逆计数器不可同时既作加运算，又作减运算，它只可能在 加减控制信号作用下，选择加运算、减运算中的一种运算。上一页下一页返叵6.4计数器o o oo oooo o o(1)按计数脉冲输入方式分同步计数器计数脉冲接到计数器所有触发器的CP输入端，需翻转的触发 器能同时翻转的计数器叫同步计数器。异步计数器计数脉冲不接到计数器所有触发器的CP输入端，需翻转的触 发器不能同时翻转的计数器叫异步计数器。6.4.1二进制计数器二进制计数器根据计数脉冲输入方式的不同，可分为同步二 进制计数器和异步二进制计数器，异步二进制计数器的构成 较同步二进制计数器简单。我们首先介绍异步二进制计数器。1.异步二进制计数器1)异步二进制加法计数器在介绍异步二进制加法计数器时，我们先以三位二进制加法 计数器为例，找出规律，再推广到任意位二进制加法计数器。上一页下一页返叵6.4计数器O三位二进制加法计数器的状态表如表6To所示，我们分析一 下状态表，可找到以下规律：o最低位触发器尸。的状态Q。在时钟脉冲作用下，每来一个脉 冲就翻转一次。o次高位触发器&的状态Q工则在Q。由1变0时翻转一次。o最高位触发器&的状态Qz也与尸工相似，在它的相邻位Qi 由1变0时翻转一次。o由以上分析可知：要构成异步的二进制加法计数器，只需用 具有T功能的触发器来实现计数器的每一位。计数器的最低 位上的触发器的时钟输入端接用来计数的时钟脉冲源CP,其 它位上的触发器的时钟输入端则接到相邻低位的Q端或2端。究竟接相邻低位的Q端还是。端，则应视触发器的触发方式 而定：上一页下一页返叵6.4计数器O如果采用的触发器为上升沿触发，则相邻低位作由工一0变化 时，它的端产生0一1的变化，因此端可接到上升沿触发器的 时钟脉冲输入端，触发相邻位的触发器翻转；如果采用的触 发器为下降沿触发，则相邻低位的触发器端产生工一。的变化,因此端可接到下降沿触发器的时钟脉冲输入端，触发相邻位 的触发器翻转；o如图633(a)所示为用上升沿触发的具有T，功能的D触发 器构成的三位异步二进制加法计数器逻辑图。各触发器状态 变化的波形图如图634(a)所示。o如图633(b)所示为用上升沿触发的具有T，功能的JK触发 器构成的三位异步二进制加法计数器逻辑图。各触发器状态 变化的波形图如图634(b)所示。上一页下一页返叵6.4计数器O三位异步二进制加法计数器的状态转换图如图635所示。o 2）异步二进制减法计数器o异步二进制减法计数器的介绍，我们也以三位二进制计数器 知列。o如果我们分析如表生11所示二进制减法计数器状态转换表，不难发现以下规律：O最低位触发器&的状态Qo,在时钟脉冲作用下，来一个脉 冲就翻转一次。o次高位触发器&的状态Q|在其相邻低位Q。由。变工时翻转 一次，也就是在先原为“0”状态，作减工计数时，因不够减 而向相邻高位借”:T当2时，使它相邻高位&翻转一次。o最高位触发器&的状态Q2也与尸工相似，在相邻低位Q工由 0-1,产生借位时翻转。上一页下一页返叵6.4计数器O由上述分析可知：要构成异步二进制减法计数器，各触发器 应具有T功能，最低位时钟脉冲输入端应接时钟脉冲源CP,其他位的时钟端，则接其相邻低位的Q端或e端。O究竟接相邻低位的Q端还是。端，则应视触发器的触发方式 而定：o如果触发器为上升沿触发，则相邻低位作由0-1变化时，它 的Q端就产生了上升沿，因此应接相邻低位Q端；如果触发 方表为下降沿触发，则应接相邻低位的e端。o如图636(a)所示为上升沿触发的T，功能触发器构成的三 位二进制减法计数器逻辑电路图，在时钟脉冲的作用下，各 触发器状态变化的波形图如图637(a)所示。o如图636(b)所示为下降沿触发的功能触发器构成的三位 二进制减法计数器逻辑电路图，在时钟脉冲的作用下，各触 发器状态变化的波形图如图637(b)所示。o异步三位二进制减法计数器的状态转换图如图638所示。上一页下一页返叵6.4计数器o 3)异步二进制可逆计数器o由于可逆计数器是在加减控制信号作用下，在某个时刻可作 加法计数或减法计数的计数器，因此它逻辑图的构成可建立 在图633和图636基研;上。o如图639是一个上升沿触发器构成的三位二进制可逆计数 器。当加减控制信号X=1时作加计数；X=0时作减计数。o分析此电路，可发现最低位,0在每个时钟脉冲到来时均可翻 转，符合加/减计数器最o低位的工作规律；次高位的时钟脉冲信号。8=入访+检)，当X=1.时，与图633(a)一致,作加计数。当 X=0时，c。与图636(a)一致,作减计数；最高 位的时钟脉冲信号CP.=XQx+XQx,当X=1时，作加计数，/6；当X=0时，作减计数，cp2=q o上一页下一页返叵6.4计数器O 4）异步二进制计数器的连接规律和特点o根据以上对异步二进制加法/减法计数器连接规律的分析，用触发器构成异步n位二进制计数器的连接规律如表2J2所 ZjS OO 一般来说异步计数器电路结构较为简单，但异步计数器输出 状态的变化需要经过多个触发器的延迟时间才能稳定下来。例如，在图633和图636所示的异步三位二进制计数器中,输出从工工工变为000时，就需要三个触发器的延迟时间才能 稳定下来；而同步三位二进制计数器中的各个触发器由相同 的时钟脉冲CP触发，只要经过一个触发器的延迟时间就能稳 定下来，所以同步计数器的计数速度比异步计数器快得多；而且异步计数器在计数过程中存在过渡状态，容易出现因触 发器先后翻转而产生的干扰毛刺，造成计数错误，因此在计 数要求较高的场合一般多采用同步计数器。下面我们来了解 同步二进制计数器。上一页下一页返叵6.4计数器o 2.同步二进制计数器o同步计数器时钟脉冲同时触发计数器中的全部触发器，各个 触发器的翻转与时钟脉冲同步，所以工作速度较快，工作频 率较高。o工）同步二进制加法计数器O对同步二进制加法计数器分析，我们仍然根据表6T0所示3 位二进制加法计数的状态转换表再找同步触发时的规律，最 低位Qo（亦即第一位）是每来一个脉冲变化一次（翻转一次）；次低位Q式亦即第二位）是每来两个脉冲翻转一次，且当Qo 为I时，Q翻转，高位Q2（亦即第三位）是每来四个脉冲翻转 一次，且当Q|Qo=11时，（?2翻转。依此类推，如以Qi代表 第时，则每来N个脉冲，该位Q翻转一次，且当QQi.2Qo=11工时Qi翻转。上一页下一页返叵6.4计数器O由于同步计数器各触发器均有同一时钟脉冲触发，因此控制 它们的翻转可由其输入信号的状态决定，对于利用T触发器 构成同步二进制计数器来说，它只有一个输入端T,当T=1 时，当时钟脉冲到来时，T触发器便会翻转;当T=0时，保持 状态不变。结合3位二进制加法计数器的计数规律，考虑如何 用3个T触发器构成三位同步二进制加法计数器，对于最低位 的丁。触发器，令输入端70=工，每来一个脉冲变化一次（翻转 一次）；次低位心触发器的输入端丁kQ。，当Q。为I时，丁工 翻转；最高位,2触发器的输入端72=QiQo，当QiQo=11 时，丁2翻转。具体电路如图641所示:o如果用JK触发器也很容易实现T触发器的功能，即令J=K=T就可以了。图642给出的是由JK触发器构成的3位同步二 进制加法计数器。上一页下一页返叵6.4计数器o 2）同步二进制减法计数器o与加法计数器相似，我们可由表6T1所示的二进制减法计数 器状态转换表看出,在同一的时钟脉冲作用下：o最低位来一个脉冲就翻转一次；o其它位在所有比它低的位均为。时会翻转,因为来脉冲减工 时低位不可减向本位产生借位。O因此用上升沿触发的JK触发器构成的3位同步二进制减法计 数器如图643所示。o其中CP3=CP2=CP=CPQ=CPJ O=K 0=1/=K QoJ2=K?=Q Qo上一页下一页 返叵6.4计数器O 3）同步二进制可逆计数器o同步二进制可逆计数器的构成可建立在同步二进制加法计数 器和减法计数器的基础上。若令加减控制信号X=1时作加法 计数；X=0时作减法计数，则最低位JK触发器&的人=降=1，次高位JK触发器E的4=%=入以+N且，最高位JK触发器&的/2=勺=/9。+愆6，。）=。尸1=邙=。尸，其逻辑图 如图644所示。上一页下一页返叵6.4计数器O 4)同步二进制计数器的连接规律和特点o同步二进制计数器一般由JK触发器和门电路构成，有n个JK 触发器(-0811)可以构成11位同步二进制计数器，其具体 的连接规律如表6T3所示。o根据表6T3所示连接规律可构成同步任意位二进制计数器,从图641、图642、图643、图644所示电路，可得出 相应结论：同步二进制计数器中不存在外部反馈，并且计数 器进制数N和计数器中触发器个数n之间满足N=2n。因为 同步计数器中的各个触发器均在输入CP脉冲的同一时刻触发,所以计数速度快，并且避免出现因触发器翻转时刻不一致而 产生干扰毛刺现象。上一页下一页返叵6.4计数器o 6.4-2构成任意进制计数器的方法O在计数脉冲的驱动下，计数器中的循环的状态个数称为计数器 的模数。如用N来表示位二进制计数器的模数为N=2n（n 为构成计数器的触发器的个数）。而工位十进制计数器的模数 为10,2位十进制计数器的模数为100,依此类推。此处所 说的N进制计数器是指即非模为2n计数器，也称为 任意进制计数器。在有些数字系统中，任意进制计数器也是 常用到的，如七进制、十二进制、六十进制等。上一页下一页返叵6.4计数器O构成N进制计数器的方法大致分三种：o第一种是利用触发器直接构成的，称为反馈阻塞法；o第二种是用移位寄存器构成的，称为串行反馈法；o第三种是用集成计数器构成的，称为反馈归零法或反馈置数 法。O用焉位寄存器构成的任意进制计数器，我们在讲述移位寄存器 的应用时已经介绍过了，在这一节不再举例了。本节主要介绍 基于触发器的反馈阻塞法和基于集成计数器的反馈归零法或 反馈置数法构成任意进制计数器的方法，首先讲解由触发器 构成的任意进制计数器。o 1.由触发器构成的N进制计数器o n个触发器可构成模为2n的二进制计数器，但如果改变其级 联方法，舍去某些状态，就构成了NV2n的任意进制计数器,这种方法称为反馈阻塞法。上一页下一页返叵6.4计数器O例64分析图645所示的异步十进制计数器工作原理o十进制的编码方式很多，其计数器的种类也很多，因为其读 出结果都是BCD码，所以十进制计数器亦称为二一十进制计 数器。图645所示的是常用的8421BCD码异步十进制加 法计数器的典型电路。它是由4位二进制加法计数器修改而 成的。o如果计数器从Q3Q2Q1Qo=。”开始计数，那么在第八 个计数脉冲以前，&、&、/2的J和K始终为工，所以触发器 工作在状态，它们的工作过程与二进制加法器相同。F3 的CP=Qo,在此期间，每次Q。下降沿到达时，=尸。，所以F3始终保持。状态不变，Q2QM0按 二进制加法计数器规律变化。上一页下一页 返叵6.4计数器O在第七个脉冲过后,Q3Q2QQo=。工工工”。当第八个脉冲到 达时，由于?2?尸工”，当Q。由“廿翻转为“。”时，Qo作为&的C，3,产生一下降沿，触发Q3由变“工，而F。、&、&分别在CP?、CPX、CP。的下降沿由“廿变 为“0”，因此Q3Q2Q工Qo=s。0第九个脉冲输入后，Qo由“o”变“工”，同时由于人甚=0”，（22、Q工保持不变，&虽然处于）3=0”、。=“工”，但因Qo是正跳，所以Q3亦不变，即保持为“工”；Q3Q2QiQo=fiiooiJ0上一页下一页返叵6.4计数器O第十个脉冲输入后，&翻回到“0”，QQ2仍保持不变，而&(C23=Qo)得到一个I下降沿触发，此时33=“。”、。=工”，所以Q3变为“0”，Q3Q2QiQq=00005oO上述工作过程说明，十进制计数器是由4位二进制的16个组 合状态中除去=1010”“工工工廿这6个状态构成的。其 时序图和状态转换图分别如图646和图647所示。o 2 用集成计数器芯片构成的N进制计数器o 1)集成异步计数器芯片74LS29。o 74LS29。逻辑中,路如图650所示。上一页下一页返叵6.4计数器O分析74LS290逻辑电路可知：此电路是异步时序电路，结 构上分为二进制计数器和五进制计数器两部分。二进制计数 器由触发器FA组成，由于触发器Fa的J=K=工所以触发 器Fa具有功能，实现了二进制计数器。CP。为二进制计数 器计数脉冲输入端，由Qa端输出一位二进制数。触发器Fb、生、尸口构成的逻辑电路，如果去掉复位和置位部分，其结构 和功能应与图6T2所示的异步五进制计数器相同,C/为五 进制计数器计数脉冲输入端，五进制计数由QbQcQd端输出。若将Qa和CP工相连，以CP。为计数脉冲输入端，相当于将一 个二进制计数器与一个五进制计数器级联，构成一个十进制计 数器。由于该十进制计数器输出的是8421BCD形式的数据,因此我们又把它称为8421 BCD码十进制计数器，“二一五 十进制型集成计数器”由此得名。上一页下一页返叵6.4计数器o 74LS290芯片的管脚排列如图651所示。o其中：o S9(1)、S9(2)称为置“9”端