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数字电子技术总复习数字电子技术总复习第1页第1页第一章第一章 逻辑代数逻辑代数一、二进制数表示法一、二进制数表示法1.任意任意(N)进制数展开式普遍形式：进制数展开式普遍形式：第第 i 位系数位系数 第第 i 位权位权2.几种惯用进制数之间转换几种惯用进制数之间转换(1)二二-十转换：十转换：(2)十十-二二转换：整数整数转换-连除法除法小数小数转换-连乘法乘法快速转换法：拆分法快速转换法：拆分法第2页第2页(3)二二-八转换八转换:(4)八八-二转换二转换:（5）二）二-十六转换：十六转换：（6）十六）十六-二转换：二转换：第3页第3页二二进制代制代码：编码后二进制数。编码后二进制数。用二进制代码表示十个数字符号用二进制代码表示十个数字符号 0 9，又称为，又称为 BCD 码（码（Binary Coded Decimal）几种常见几种常见BCD代码：代码：8421码余余 3 码2421码5211码余余 3 循循环码二、二进制代码二、二进制代码二二-十十进制代制代码：有权码有权码无权码无权码第4页第4页三、三、基本和惯用逻辑运算基本和惯用逻辑运算1.与逻辑：与逻辑：ABY&2.或逻辑：或逻辑：ABY13.非逻辑：非逻辑：AY1第5页第5页(1)与非逻辑与非逻辑 (NAND)(2)或非逻辑或非逻辑 (NOR)(3)与或非逻辑与或非逻辑 (AND OR INVERT)AB&4.几种几种惯用复合用复合逻辑运算运算AB1AB&CD1第6页第6页(4)异或逻辑异或逻辑(ExclusiveOR)(5)同或逻辑同或逻辑(ExclusiveNOR)(异或非异或非)AB=1AB=1=AB第7页第7页5.逻辑符号符号对照照美国符号美国符号ABYAY国家原则符号国家原则符号AB&A1ABYAB1第8页第8页国家原国家原则符号符号美国符号美国符号AB&ABYAB=1ABYABYAB1第9页第9页或：或：0+0=01+0=11+1=1 与：与：0 0=00 1=01 1=1 非：非：（二、）变量和常量关系（二、）变量和常量关系(变量：变量：A、B、C)或：或：A+0=AA+1=1与与:A 0=0A 1=A 非：非：四、四、公式和定理公式和定理（一、）（一、）常量之间关系常量之间关系(常量：常量：0 和和 1)第10页第10页（三、）与普通代数相同定理（三、）与普通代数相同定理互换律互换律结合律结合律分派律分派律（四、）（四、）逻辑代数一些特殊定理代数一些特殊定理同一律同一律A+A=AA A=A还原律还原律德德 摩根定摩根定理理第11页第11页 将将Y 式中式中“.”换成成“+”,“+”换成成“.”“0”换成成“1”,“1”换成成“0”原原变量量换成成反反变量，量，反反变量量换成成原原变量量（五、）关于等式三个（五、）关于等式三个规则1.代入规则：代入规则：等式中某一变量都代之以一个逻等式中某一变量都代之以一个逻辑函数，则等式仍然成立。辑函数，则等式仍然成立。2.反演规则：反演规则：不属于单个变量上反号应保留不变不属于单个变量上反号应保留不变运算运算顺序：序：括号括号 乘乘 加加注意注意:第12页第12页3.对偶偶规则：假如两个表示式相等，假如两个表示式相等，则它它们对偶偶式也一定相等。式也一定相等。将将 Y 中中“.”换成成“+”,“+”换成成“.”“0”换成成“1”,“1”换成成“0”第13页第13页（六、）（六、）若干若干惯用公式用公式推广推广第14页第14页（七、）关于异或运算一些公式（七、）关于异或运算一些公式异或异或同或同或 AB(1)互换律互换律(2)结合律结合律(3)分派律分派律(4)常量和变量异或运算常量和变量异或运算(5)因果互换律因果互换律假如假如则有则有=ABAB第15页第15页（一、）原则与或表示式（一、）原则与或表示式五、五、逻辑函数原则与或式和最简式逻辑函数原则与或式和最简式原则与或式就是最小项之和形式原则与或式就是最小项之和形式1.最小最小项概念：概念：2.最小最小项性性质：(1)任任一一最小项，只有一组相应变量取值使其值为最小项，只有一组相应变量取值使其值为 1 1；(2)任意两个最小项乘积为任意两个最小项乘积为 0 0；(3)全体最小项之和为全体最小项之和为 1 1。3.最小最小项编号：号：第16页第16页4.最小最小项是构成是构成逻辑函数基本函数基本单元元 任何逻辑函数都是由其变量若干个最小项构成，都任何逻辑函数都是由其变量若干个最小项构成，都能够表示成为最小项之和形式。能够表示成为最小项之和形式。第17页第17页六、六、逻辑函数公式化简法逻辑函数公式化简法一、一、并并项法法:（与或式（与或式最最简与或式）与或式）公式公式定理定理二、二、吸取法：吸取法：三、三、消去法：消去法：四、四、配配项消消项法：法：第18页第18页七、七、逻辑函数图形化简法逻辑函数图形化简法（一、）逻辑变量卡诺图（一、）逻辑变量卡诺图(Karnaugh maps)2.卡诺图特点：卡诺图特点：用几何相邻表示逻辑相邻用几何相邻表示逻辑相邻(1)几何相邻：几何相邻：相接相接 紧挨着挨着相相对 行或列两行或列两头相重相重 对折起来位置重叠折起来位置重叠(2)逻辑相邻：逻辑相邻：两个最小项只有一个变量不同化简办法：化简办法：逻辑相相邻两个最小两个最小项能能够合并成一合并成一项，并消去一个因子。并消去一个因子。1.卡诺图画法：卡诺图画法：第19页第19页3.卡卡诺图中最小中最小项合并合并规律：律：(1)两个相邻最小项合并能够消去一个因子两个相邻最小项合并能够消去一个因子(2)四个相邻最小项合并能够消去两个因子四个相邻最小项合并能够消去两个因子(3)八个相邻最小项合并能够消去三个因子八个相邻最小项合并能够消去三个因子2n 个相邻最小项合并能够消去个相邻最小项合并能够消去 n 个因子个因子第20页第20页要点：要点：（1）一个组合方格数必须是）一个组合方格数必须是2幂，即幂，即201，212，224，238等等。因此，等等。因此，不也许将三个方格组组合成一个组合，即使它不也许将三个方格组组合成一个组合，即使它们都是相邻。们都是相邻。（2）不也许组合逻辑上不相邻最小项对。）不也许组合逻辑上不相邻最小项对。因此，要合并相应方格必须构成矩形或正因此，要合并相应方格必须构成矩形或正方形。方形。第21页第21页（二、）（二、）逻辑函数卡函数卡诺图表示法表示法1.依据变量个数画出相应卡诺图；依据变量个数画出相应卡诺图；2.将函数化为最小项之和形式；将函数化为最小项之和形式；3.在卡诺图上与这些最小项相应位置上填入在卡诺图上与这些最小项相应位置上填入 1，其余位置填其余位置填 0 或不填。或不填。第22页第22页（三、）（三、）含有约束逻辑函数化简含有约束逻辑函数化简 1.约束项：约束项：不会出现变量取值所相应最小项。不会出现变量取值所相应最小项。(2)在逻辑表示式中，用等于在逻辑表示式中，用等于 0 条件等式表示。条件等式表示。2.约束条件表示办法约束条件表示办法(1)在真值表和卡诺图上用叉号在真值表和卡诺图上用叉号()表示。表示。3.3.化化简环节:(1)画函数卡诺图，顺序画函数卡诺图，顺序 为：为：(2)合并最小项，画圈时合并最小项，画圈时 既能够当既能够当 1，又能又能够当够当 0(3)写出最简与或表示式写出最简与或表示式第23页第23页注意：注意：合并时，终归把合并时，终归把 作作为 1 还是作是作为 0 应以得以得到到包围圈最大且个数至少为原则。包围圈内都是约束包围圈最大且个数至少为原则。包围圈内都是约束项无意义。只要把所有项无意义。只要把所有1圈完即可。圈完即可。第24页第24页 八、八、逻辑函数表示办法及其互相之间转换逻辑函数表示办法及其互相之间转换一、一、逻辑表示式表示式二、真二、真值表表三、卡三、卡诺图第25页第25页第二章第二章 门电路门电路一、一、分立元器件门电路分立元器件门电路（一）（一）二极管与二极管与门uYuAuBR0D2D1+VCC+10VuYuAuBROD2D1-VSS-10V（二）（二）二极管或二极管或门第26页第26页二、二、TTL门电路门电路 Roff 关门电阻关门电阻（2.5k）即：当即：当 Ri 为为 2.5 k 以上电阻时以上电阻时 ,输入端相输入端相称于高电平。称于高电平。第27页第27页三、三、集电极开路门集电极开路门OC 门门(Open Collector Gate)1.符号符号 2.OC 门主要特点门主要特点YAB&+V CCRCOC 门必须外接负载电阻门必须外接负载电阻和电源才干正常工作。和电源才干正常工作。第28页第28页+V CCRCY1AB&G1Y2CD&G2Y四、四、输出三态门输出三态门 TSL门门(Three-State Logic)正常工作状态：正常工作状态：0 或或 1高阻态高阻态 3.实现线与逻辑实现线与逻辑第29页第29页 应用用举例：例：(1)用做多路开关用做多路开关(2)用于信号双向传播用于信号双向传播(3)构成数据总线构成数据总线第30页第30页第三章第三章 组合逻辑电路组合逻辑电路一、一、概述概述1.逻辑功效特点逻辑功效特点 电路在任何路在任何时刻刻输出状出状态只取决于只取决于该时刻刻输入入 状状态，而与本来状，而与本来状态无关。无关。2.电路结构特点电路结构特点(1)输出、输入之间输出、输入之间没有反馈延迟没有反馈延迟电路电路(2)不包括记忆性元件不包括记忆性元件(触发器触发器)，仅由，仅由门电路门电路构成构成第31页第31页二、组合逻辑电路分析办法二、组合逻辑电路分析办法分析分析环节逻辑图逻辑图逻辑表示式逻辑表示式化简化简真值表真值表阐明功效阐明功效三、组合逻辑电路设计办法三、组合逻辑电路设计办法设计环节设计环节逻辑抽象逻辑抽象列真值表列真值表写表示式写表示式化简或变换化简或变换画逻辑图画逻辑图第32页第32页四、半加器和全加器四、半加器和全加器1.半加器半加器（Half Adder）两个两个 1 位二位二进制数相加不考制数相加不考虑低位低位进位。位。2.全加器全加器（Full Adder）两个两个 1 位二位二进制数相加，考制数相加，考虑低位低位进位。位。五、加法器五、加法器（Adder）1.4 位串行进位加法器位串行进位加法器2.超迈进位加法器超迈进位加法器六、数值比较器六、数值比较器第33页第33页七、七、编码器编码器（Encoder）二二进制制编码器器二二十十进制制编码器器分分类：普通普通编码器器优先先编码器器或或八、二进制译码器八、二进制译码器 (Binary Decoder)2 线线 4 线译线译码器码器3 线线 8 线译码器线译码器4 线线 16 线译码器线译码器九、二九、二-十进制译码器十进制译码器(Binary-Coded Decimal Decoder)将将 BCD 码翻译成相应码翻译成相应十个十个输出信号输出信号第34页第34页半导体显示半导体显示(LED)液晶显示液晶显示(LCD)共阳极共阳极每字段是一只每字段是一只发光二极管发光二极管十、显示译码器十、显示译码器数码显示器数码显示器aebcfgdabcdefgR+5 V 低电平低电平驱动驱动abcdefgR+5 V 高电平高电平驱动驱动共阴极共阴极第35页第35页十一、十一、数据选择器数据选择器 (Data Selector)1.4 选选 1 数据选择器数据选择器 函数式函数式 2.8 选选 1 数据选择器数据选择器第36页第36页十二、十二、用用 MSI 实现组合逻辑函数实现组合逻辑函数1.用数据用数据选择器器实现组合合逻辑函数函数基本原理和基本原理和环节1)原理：原理：选择器输出为原则与或式，含地址变量选择器输出为原则与或式，含地址变量所有最小项。比如所有最小项。比如 而任何组合逻辑函数都能够表示成为最小项之和而任何组合逻辑函数都能够表示成为最小项之和形式，故可用数据选择器实现。形式，故可用数据选择器实现。4 选选 18 选选 1第37页第37页2环节环节(1)依据依据 n=k-1 拟定数据选择器规模和型号拟定数据选择器规模和型号(n 选择器选择器地址码地址码，k 函数函数变量个数变量个数)(2)写出函数写出函数原则与或式原则与或式和选择器和选择器输出信号表示式输出信号表示式(3)对照比较拟定选择器各个输入变量表示式对照比较拟定选择器各个输入变量表示式 (4)依据采用依据采用数据选择器数据选择器和和求出表示式求出表示式画出连线图画出连线图 例例 用数据用数据选择器器实现函数函数第38页第38页 2 用二进制译码器实现组合逻辑函数用二进制译码器实现组合逻辑函数基本原理与环节基本原理与环节1)基本原理：基本原理：二进制译码器又叫变量译码器或最小项二进制译码器又叫变量译码器或最小项译码器译码器,它它输出端提供了其输入变量输出端提供了其输入变量所有最小项所有最小项。任何一个函数都能够任何一个函数都能够写成最小项之和形式写成最小项之和形式74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 第39页第39页2)基本环节基本环节(1)选择集成二进制译码器选择集成二进制译码器(2)写函数原则与非写函数原则与非-与非式与非式(3)确认变量和输入关系确认变量和输入关系例例 用集成译码器实现函数用集成译码器实现函数(4)画连线图画连线图第40页第40页十三、十三、ROM 结构和工作原理结构和工作原理1.基本结构基本结构（一）（一）ROM 结构示意图结构示意图地址地址输入入数据数据输出出 n 位地址位地址 b b 位数据位数据A0A1An-1D0D1Db-1D0D1Db-1A0A1An-12nb ROM最最高高位位最最低低位位第41页第41页2.内部结构示意图内部结构示意图存存储单元元数据输出数据输出字字线位位线地址译码器地址译码器ROM 存储容量存储容量 =字线数字线数 位位线数数=2n b（位）（位）地地址址输输入入0单元元1单元元i 单元元2n-1单元元D0D1Db-1A0A1An-1W0W1WiW2n-1第42页第42页（二）（二）ROM 应用举例及容量扩展应用举例及容量扩展1、ROM 应用举例应用举例用用 ROM 实现下列逻实现下列逻辑函数辑函数例例 3.6.2Y1=m(2,3,4,5,8,9,14,15）Y2=m(6,7,10,11,14,15）Y3=m(0,3,6,9,12,15）Y4=m(7,11,13,14,15）A1B1C1D1m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15Y2Y3Y4Y1译译码码器器编编码码器器第43页第43页例例 用用EPROM实现输出函数出函数存储容量存储容量 256 48 位地址位地址256=284 位数据输出位数据输出存储容量存储容量 8k 88k=8 210=21313 位地址位地址8 位数据输出位数据输出2、ROM 容量扩展容量扩展1.存储容量存储容量存存储器存器存储数据能力，数据能力，为存存储器含存器含存储单元元总位数。位数。存存储容量容量 =字数字数 位数位数字字 word位位 bit第44页第44页十四、十四、组合电路中竞争冒险组合电路中竞争冒险（一）（一）竞争冒险概念及其产生原因竞争冒险概念及其产生原因1、竞争冒险概念、竞争冒险概念2、产生竞争冒险原因、产生竞争冒险原因（二）竞争与冒险判断（二）竞争与冒险判断第45页第45页第四章第四章 触发器触发器一、一、基本触发器基本触发器1.特性表：特性表：R SQ n+10 00 11 01 1Q n保持保持1置置 10不用不用置置 0不允许不允许2.特性方程：特性方程：Q n+1=S+RQ n约束条件约束条件与非门构成：与非门构成：第46页第46页特性表和特性方程特性表和特性方程R SQ n+10 00 11 01 1Q n保持保持置置 1置置 0不不许10不用不用Q n+1=S+RQ n约束条件约束条件或非门构成：或非门构成：第47页第47页特性表：特性表：CP R S Q nQ n+1注注 0 Q n保持保持 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1011100不用不用不用不用保持保持置置1置置0不许不许特性方程特性方程:约束条件约束条件CP=1期间有效期间有效主要特点：主要特点：1.时钟电平控制时钟电平控制CP=1 期间接受输入信号；期间接受输入信号；CP=0 期间输出保持不变。期间输出保持不变。（抗干扰能力有所增强）（抗干扰能力有所增强）2.RS 之间有约束之间有约束一、一、同时触发器同时触发器 同时同时 RS 触发器触发器 第48页第48页同同时 D 触触发器器 （CP=1期间有效）期间有效）主要特点：主要特点：1.时钟电平控制，无约束问题；时钟电平控制，无约束问题；2.CP=1 时跟随。时跟随。下降沿到来时锁存下降沿到来时锁存第49页第49页三、三、边沿触发器边沿触发器1 边沿边沿 D 触发器触发器 符号符号特性表特性表CP D RD SDQn+1注注 0 0 0 1 0 0 0 0 0 1 1 0 1 101Qn 10不用不用同时置0同时置1保持(无效)异步置1异步置0不允许CP 上升沿触发上升沿触发QQCPC11D D D S RSD RD第50页第50页2 边沿沿 JK 触触发器器国国标标符符号号QQCPC1 1J IK J J K KS RSD RD三、主要特点三、主要特点(一一)CP 上升沿或下降沿触发；上升沿或下降沿触发；(二二)抗干抗干扰能力极能力极强，工作速度很高，在触，工作速度很高，在触发沿瞬沿瞬间，按按 要求更新状要求更新状态；(三三)功效齐全功效齐全(保持、置保持、置 1、置、置 0、翻转、翻转)，使用以便。，使用以便。第51页第51页 J K Qn RD SD CPQn+1注注 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 0 01001110保 持同时置0同时置1翻 转 0 0 0 1 0 0 01不不 变变 0 1 1 0 1 1 10不用不用异步置异步置1异步置异步置0不允许不允许特特 性性 表表第52页第52页四、四、时钟触发器功效分类时钟触发器功效分类（一）（一）RS 型和型和 JK 型触发器型触发器1.RS 型触发器型触发器符号符号特性表特性表R SQ n+1功效 0 0 0 1 1 0 1 1Q n10不用不用保持保持置置1置置0不许不许特性方程特性方程约束条件约束条件CP 下降沿下降沿 时刻有效时刻有效QQCPC11S IRS S R R延延迟输出出 (主从主从)第53页第53页2.JK 型触型触发器器符号符号特性表特性表J KQ n+1功效 0 0 0 1 1 0 1 1Q n01保持保持置置0置置1翻转翻转特性方程特性方程CP下降沿下降沿 时刻有效时刻有效QQCPC11J IK J J K KQ n第54页第54页1.D 型触发器型触发器符号符号特性表特性表特性方程特性方程CP 上升沿上升沿 时刻有效时刻有效QQCPC11D D D DQ n+1功效 0 0 1 1置置 0置置 1（二）（二）D 型型、T 型型和和 T 型触型触发器器第55页第55页2.T 型触型触发器器QQCPC11TT T TQ n+1功效 0 Q n 1 Q n保持保持翻转翻转CP 下降沿下降沿时刻有效时刻有效3.T 型触发器型触发器QQCPC1Q n Q n+1功效 0 1 1 0翻转翻转 CP 下降沿下降沿时刻有效时刻有效第56页第56页一、概一、概 述述（一）时序电路特点（一）时序电路特点1.定义定义 任何时刻电路任何时刻电路输出，不但和该时刻输出，不但和该时刻输入信号相关，而输入信号相关，而且还取决于电路本来且还取决于电路本来状态。状态。2.电路特点电路特点(1)与时间原因与时间原因 (CP)相关；相关；(2)含有记忆性元件含有记忆性元件(触发器触发器)。组合合逻辑电 路路存存储电路路x1xiy1yjw1wkq1ql输输入入输输出出第五章第五章 时序逻辑电路时序逻辑电路第57页第57页（二）（二）时序序电路路逻辑功效表示功效表示办法法1.逻辑表示式逻辑表示式(1)输出方程输出方程(3)状态方程状态方程(2)驱动方程驱动方程2.状态表、卡诺图、状态图和时序图状态表、卡诺图、状态图和时序图组合逻辑电 路存储电路x1xiy1yjw1wkq1qlx1y1y2JKQ1Q2x21J1KC1CP第58页第58页（三）（三）时序序逻辑电路分路分类1.按逻辑功效划分：按逻辑功效划分：计数器、存储器、读计数器、存储器、读/写存储器、写存储器、顺序脉冲发生器等。顺序脉冲发生器等。2.按时钟控制方式划分：按时钟控制方式划分：同时时序电路同时时序电路触发器共用一个时钟触发器共用一个时钟 CP，要更新，要更新状态触发器同时翻转。状态触发器同时翻转。异步时序电路异步时序电路电路中所有触发器没有共用一个电路中所有触发器没有共用一个 CP。3.按输出信号特性划分：按输出信号特性划分：MooreMoore型型MealyMealy型型存储电路Y(tn)输出WQX(tn)输入组合电路CPY(tn)输出CPX(tn)输入存储电路组合电路组合电路第59页第59页二、时序电路基本分析和设计办法二、时序电路基本分析和设计办法（一、）（一、）时序电路基本分析办法时序电路基本分析办法1.分析环节分析环节时序序电路路时钟方程方程驱动方程方程状状态表表状状态图时序序图CP触触发发沿沿特特性性方方程程输出方程出方程状状态方程方程计算算第60页第60页能否自启动能否自启动?能自启动：能自启动：存在无效状态，但没有存在无效状态，但没有形成循环。形成循环。不能自启动：不能自启动：无效状态形成循环。无效状态形成循环。第61页第61页（二）（二）时序序电路基本路基本设计办法法1.设计普通环节设计普通环节时序序逻辑问题逻辑抽象抽象状状态转换图（表）（表）状状态化化简最最简状状态转换图（表）（表）电路方程式路方程式（状（状态方程）方程）求出求出驱动方程方程选定触定触发器器类型型逻辑电路路图检查能否能否自启自启动第62页第62页三、计数器三、计数器(Counter)（一）（一）计数器特点和分类计数器特点和分类计数器功效及应用计数器功效及应用1.功效：功效：对时钟脉冲对时钟脉冲 CP 计数。计数。2.应用：应用：分频、定期、产生节拍脉冲和脉冲分频、定期、产生节拍脉冲和脉冲序列、进行数字运算等。序列、进行数字运算等。计数器特点计数器特点1.输入信号：输入信号：计数脉冲计数脉冲 CPMoore 型型2.主要构成单元：主要构成单元：时钟触发器时钟触发器第63页第63页（二）（二）计数器分数器分类按数制分：按数制分：二进制计数器二进制计数器十进制计数器十进制计数器N 进制进制(任意进制任意进制)计数器计数器按计数按计数方式分：方式分：加法计数器加法计数器减法计数器减法计数器可逆计数可逆计数 (Up-Down Counter)按时钟按时钟控制分：控制分：同时计数器同时计数器 (Synchronous )异步计数器异步计数器 (Asynchronous )按开关按开关元件分：元件分：TTL 计数器计数器CMOS 计数器计数器第64页第64页（三）（三）（三）（三）二进制计数器二进制计数器二进制计数器二进制计数器计数器计数器计数容量计数容量、长度长度或或模模概念概念 计数器能够记忆输入脉冲数目，即电路有效状态计数器能够记忆输入脉冲数目，即电路有效状态数数 M M 。3 位二进制同时加法计数器：位二进制同时加法计数器：00001111/14 位二进制同时加法计数器：位二进制同时加法计数器：000111/1n 位二进制同时加法计数器：位二进制同时加法计数器：第65页第65页(四四)集成二集成二进制同制同时计数器数器1.集成集成 4 位二进制同时加法计数器位二进制同时加法计数器1 2 3 4 5 6 7 816 15 14 13 12 11 10 974161(3)74161(3)VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地地引脚排列图引脚排列图逻辑功效示意图逻辑功效示意图7416174161Q0 Q1 Q2 Q3CTTLDCOCPCTPCR D0 D1 D2 D30 0 0 00 0 1 1 0 0 1 1CR=0Q3 Q0=0000同时同时并行置数并行置数 CR=1，LD=0，CP 异步异步清零清零Q3 Q0=D3 D0 1)74LS161 和和 74LS163第66页第66页74161状状态表表 输输 入入 输输 出出 注注CR LD CTP CTT CP D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1CO 0 1 0 d3 d2 d1d0 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 d3 d2 d1 d0 计计数数 保保持持 保保 持持 0清零清零置数置数CR=1,LD=1,CP，CTP=CTT=1二进制同时加法计数二进制同时加法计数CTPCTT=0CR=1，LD=1，保持保持若若 CTT=0CO=0若若 CTT=174163 第67页第67页（五）（五）（五）（五）十进制计数器十进制计数器十进制计数器十进制计数器（8421BCD 码）码）00000001/00010/00011/00100/00101/00110/0011110001001/0/0/0/1状态图状态图状态图状态图第68页第68页(六六)集成十集成十进制同制同时计数器数器74160、741621 2 3 4 5 6 7 816 15 14 13 12 11 10 97416074160(2)(2)VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地地(引脚排列与引脚排列与74161相同相同)异步清零功效异步清零功效异步清零功效异步清零功效：(74162 同时清零同时清零)同时置数功效同时置数功效同时置数功效同时置数功效：同时计数功效：同时计数功效：同时计数功效：同时计数功效：保持功效保持功效保持功效保持功效：进位信号保持进位信号保持进位输出低电平进位输出低电平1.集成十进制同时加法计数器集成十进制同时加法计数器第69页第69页（七）（七）（七）（七）N N 进制计数器进制计数器进制计数器进制计数器办法办法用触发器和门电路设计用触发器和门电路设计用集成计数器构成用集成计数器构成清零端清零端置数端置数端(同时、异步同时、异步)1、利用同、利用同时清零或置数端取得清零或置数端取得 N 进制制计数数思思思思 路：路：路：路：2.求归零逻辑表示式；求归零逻辑表示式；1.写出状态写出状态 SN 1 二进制代码；二进制代码；3.画连线图。画连线图。步步步步 骤：骤：骤：骤：第70页第70页2、利用异步清零或置数端取得、利用异步清零或置数端取得 N 进制制计数数 当计数到当计数到 SN 时，马上产生清零或置数信号，时，马上产生清零或置数信号，使返回使返回 S0 状态。状态。（瞬间即逝）（瞬间即逝）1.写出状态写出状态 SN 二进制代码；二进制代码；2.求归零逻辑表示式；求归零逻辑表示式；3.画连线图。画连线图。第71页第71页(八八)计数容量数容量扩展展1.集成计数器级联集成计数器级联7416174161(1 1)Q0 Q1 Q2 Q3CTTLDCOCP CTP D0 D1 D2 D3CRQ4 Q5 Q6 Q77416174161(0 0)Q0 Q1 Q2 Q3CTTLDCOCP CTP D0 D1 D2 D3CRQ0 Q1 Q2 Q3CP11111CO016 16=256第72页第72页2.利用利用级联取得大容量取得大容量 N 进制制计数器数器1)级联级联 N1 和和 N2 进制计数器，容量扩展为进制计数器，容量扩展为 N1 N2N1进制制计数器数器N2进制制计数器数器CP进位位CCP 例例 用用用用 7416074160（2 2）构成构成构成构成 六十六十六十六十 进制计数器进制计数器进制计数器进制计数器60=6 60=6 10 10=N=N1 1 N N2 2=N N 第73页第73页2)用用归零法零法或或置数法置数法取得大容量取得大容量 N 进制制计数器数器 例例 试分别用试分别用 74161 和和 74162 接成六十进制计数器。接成六十进制计数器。Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q77416174161(0)(0)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO07416174161(1)(1)用用 S SN N 产生产生异步清零异步清零异步清零异步清零信号：信号：用用 S SN N 1 1 产生产生同时置数同时置数同时置数同时置数信号：信号：&11&先用两片先用两片74161构成构成 256 进制计数器进制计数器第74页第74页74162 同时清零，同时置数同时清零，同时置数同时清零，同时置数同时清零，同时置数。再用归零法将再用归零法将M=100改为改为N=60进制计数器，进制计数器，即用即用SN1产生产生同时同时清零、置数信号。清零、置数信号。先用两片先用两片74162构成构成 10 10 进制计数器，进制计数器，Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q77416274162(0)(0)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO07416274162(1)(1)11&11第75页第75页第六章第六章 脉冲产生与整形电脉冲产生与整形电路路一、一、施密特触发器施密特触发器 （Schmitt Trigger）2.2.施施密密特特触触发器器属属于于“电平平触触发”型型电路路，不依不依赖于于边沿陡峭脉冲。沿陡峭脉冲。施密特触发器是含有电压滞后特性数字传播门。施密特触发器是含有电压滞后特性数字传播门。其特点下列：其特点下列：1.特性与原理特性与原理1.1.输入入电平平阈值电压由由低低到到高高为 ，由由高高到到低低为 ，且且 ，输出出改改变滞滞后后于于输入，形成回入，形成回环。第76页第76页施密特触发器电压传播特性施密特触发器电压传播特性 施密特触发器回环特性施密特触发器回环特性反向反向传播特性播特性同向同向传播特性播特性UOHUOLUT+UT-OuOuI输入入电压增增长UOHUOLUT+UT-OuOuI输入入电压减小减小输入入电压增增长输入入电压减小减小第77页第77页施密特触施密特触发器符号：器符号：11第78页第78页（1）电路构成及工作原理+VCCuO1TD8 83 31 16 65 57 72 24 4&1uI工作原理工作原理 uItUOH uOtUOLOO0 01 11 10 01 10 0UCO外加外加 UCO 时时,可改变阈值和回差电压可改变阈值和回差电压+VDDuO2uI 上升时与上升时与 2VCC/3 比比uI 下降时与下降时与 VCC/3 比比2.用用 555 定期器构成施密特触发器定期器构成施密特触发器第79页第79页2.滞回特性滞回特性U UT T OuIuOUOHUOLU UT+T+uI 增大增大时与时与上限阈上限阈值值比比特点特点:uI 减小减小时与时与下限阈下限阈值值比比上限阈值电压上限阈值电压3.主要静态参数主要静态参数回差电压下限阈值电压下限阈值电压回差电压回差电压 UT=UT+UT第80页第80页二、二、单稳态触发器单稳态触发器1.特点特点:1.）只有两种状态只有两种状态:稳态稳态和和暂稳态；暂稳态；2.）外来触发）外来触发（窄窄）脉冲使脉冲使:稳态稳态暂稳态暂稳态稳态；稳态；3.）暂稳态暂稳态连续时间仅取决于电路参数连续时间仅取决于电路参数,与触发脉冲无关与触发脉冲无关。稳态 暂态 AQAQtAtW第81页第81页2.用用 555 定期器构成定期器构成单稳态触发器单稳态触发器工作波形工作波形uOuIVCC0uC02VCC/3VCCuO主要参数主要参数1.）输出脉冲宽度输出脉冲宽度 twtw2.）恢复时间恢复时间 tre 很小很小 2=RCESC3.）最高工作频率最高工作频率 fmax 6278 4153555RC+VCC0.01 FuI+uC第82页第82页三、多谐振荡器三、多谐振荡器 Astable Multivibrator6278 4153555R1C1+R2C2+VCC uCtUOH uOtUOL充电时间常数充电时间常数 1=（R1+R2）C放电时间常数放电时间常数 2=R2C uO uC第83页第83页3.振荡频率振荡频率 f uCtUOH uOtUOLtw1tw2Ttw1=0.7(R1+R2)Ctw2=0.7R2CT=0.7（R1+2R2）C振荡周期：振荡周期：振荡频率：振荡频率：占空比：占空比：第84页第84页第七章第七章 数模与模数转换电数模与模数转换电路路（一）输入为（一）输入为 n 位二进制数时表示式位二进制数时表示式当当 D=dn-1 dn-2 d1 d0 Ku 转换百分比系数转换百分比系数一、一、D/A转换转换第85页第85页ULSBUFSR=12n1分辨率分辨率=LSB Least Significant Bit（二）分辨率（二）分辨率（Resolution）FSR Full Scale Range第86页第86页二、二、A/D 转换器（转换器（ADC）（一）模拟量到数字量转换过程（一）模拟量到数字量转换过程（一）模拟量到数字量转换过程（一）模拟量到数字量转换过程uI(t)CADC量化量化编码电路路dn-1d1d0uI(t)S模拟量模拟量数字量数字量量化编码量化编码取样保持取样保持（S/H Sample/Hold）转换过程：转换过程：采样、保持、量化、编码。采样、保持、量化、编码。第87页第87页量化量化把取样后保持信号化为量化单位整数倍。把取样后保持信号化为量化单位整数倍。编码编码把量化数值用二进制代码表示。把量化数值用二进制代码表示。取样：取样：把时间连续改变信号变换为时间离散信号。把时间连续改变信号变换为时间离散信号。保持：保持：保持取样信号保持取样信号,使有充足时间将其变为数字信号。使有充足时间将其变为数字信号。第88页第88页（二）惯用（二）惯用AD转换电路转换电路1.逐次渐近型逐次渐近型 A/D 转换器转换器2.双积分型双积分型 A/D 转换器转换器3.并联比较型并联比较型A/D转换器转换器转换速度转换速度并联比较型并联比较型 逐次比较型逐次比较型 双积分型双积分型第89页第89页EDA技技术基基础知知识：1.VHDL语言基言基础2.QuartusII应用用第90页第90页