9时钟与时序资料.pptx

1第6章 时钟与时序集成电路设计系列庄奕琪庄奕琪 主讲主讲 2本章概要本章概要n概述n时钟控制n时钟误差n时钟误差来源n时钟分布技术n时钟产生n自定时系统CLK3本章参考书本章参考书nJan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003.Chapters 10&7。中译本本：周润德等译，数字集成电路-电路、系统与设计，电子工业出版社，2004.10。第10章和第7章。nJohn P.Uyemura,Introduction to VLSI Circuits and Systems,John Wiley&Sons,Inc.,2002.Chapters 15.中译本：周润德译，超大规模集成电路与系统导论，电子工业出版社，2004.1。第15章。46.1 概述 时序与时钟n什么是时序（timing）n预先定义好的电路各个部分的开关事件的顺序n时序由时钟信号对电路各个部分的控制来实现n时钟（clock）的作用n使系统各个部分工作同步n使信号沿给定通路有序移动n时钟频率决定了系统总体的速度56.1 概述 信号按时序分类n同步信号n与系统时钟同时翻转n与系统时钟的相位差已知n中等同步信号n与系统时钟的频率相同n与系统时钟的相位差未知n近似同步信号n与系统时钟的频率略有不同n异步信号信号n与系统时钟无关66.1 概述 同步(synchrounous)信号n与系统时钟频率相同n与系统时钟的相位差已知n数据流与系统时钟保持同步Cin和Out信号与系统时钟CLK同步CombinationalLogicR1R2CinCoutOutInCLK76.1 概述 中等同步(mesochrounous)信号n与系统时钟的频率相同n与系统时钟的相位差未知D1和ClkA同步，D4与ClkB同步若D1、D2之间的相位差未知，则D1和D2中等同步若ClkA与ClkB之间的相位差未知，则ClkA和ClkB中等同步控制器、可变延迟线构成的中等同步器，可使D1、D3恢复为同步86.1 概述 近似同步(plesiochrounous)信号n与系统时钟的频率名义上相同，实际上略有不同n常发生在采用两个或更多个独立的时钟发生器的电路中 C1和C2的频率不完全相同利用时钟恢复电路及FIFO来使C3与C4同步，利用FIFO使C5与C1中等同步C4C596.1 概述 异步(asynchrounous)信号 n在任何时候随意变化，不服从任何本地时钟n利用握手协议实现自定时n优点：延时等于本地逻辑的延时，不受时钟误差的影响，全模块化设计n缺点：增加电路复杂性及通信开销 接到启动信号I时开始运算，完成运算后产生完成信号DV，表示输出有效并锁存到下一级寄存器中，下一个逻辑块接到启动信号后开始运算106.2 时钟控制 时钟控制方式n基于传输管/传输门n基于寄存器/锁存器116.2 时钟控制 时钟控制方式1:传输管与传输门 nFET传输管传输管：简单，速度较快，输出有高电平损失Vmax=VDD-VTn pFET传输管传输管：简单，速度较慢，输出有低电平损失Vmin=|Vtp|CMOS传输门传输门：速度较快，全轨传输0,VDD，需2个FET，结构与连线相对复杂126.2 时钟控制 基于传输管的钟控逻辑链136.2 时钟控制 钟控移位寄存器链146.2 时钟控制 钟控移位寄存器链单元延时156.2 时钟控制 最高时钟频率限制:延迟时间n移位寄存器链n最短时钟半周期n最高时钟频率n钟控组合逻辑链n最短时钟半周期n最高时钟频率任意组合逻辑链的延时16移位寄存器单元6.2 时钟控制 最低时钟频率限制:电荷泄漏176.2 时钟控制 抑制电荷泄漏途径:降低中点电压186.2 时钟控制 抑制电荷泄漏途径:锁定节点电位组合逻辑单元19DClkQDClkQClkClkDDQQn锁存器nLatchn电平敏感n输入-输出透明n寄存器nRegister，flip-flopsn边沿触发n输入-输出不透明时钟处于高电平（低电平）时D=Q时钟处于上升沿（下降沿）时DQ6.2 时钟控制 时钟控制方式2:锁存器与寄存器206.2 时钟控制 基于寄存器的钟控逻辑链216.2 时钟控制 基于锁存器的钟控逻辑链 锁存式钟控逻辑链 等效的寄存式钟控逻辑链相当于1个寄存器相当于1个寄存器错误！226.2 时钟控制 用剩时间借用a一旦有效，CLB_A即可开始它的运算，不必等到，计算结束的时刻为b有效时刻，不必等到c一旦有效，CLB_B即可开始它的运算，不必等到，计算结束的时刻为d有效时刻，不必等到236.2 时钟控制 实例:寄存器与锁存器时钟控制的比较负沿触发寄存器时钟控制流水线负沿触发寄存器时钟控制流水线正锁存器时钟控制流水线正锁存器时钟控制流水线246.2 时钟控制 时钟交叠冒险竞争时钟交叠时钟交叠25波形时序圆图6.2 时钟控制 两相不交叠时钟266.2 时钟控制 两相时钟有限状态机27波形时序圆图6.2 时钟控制 三相不交叠时钟28预充电求值本身具有时钟控制数据流的功能6.2 时钟控制 动态多米诺逻辑29n特点特点n同时预充电n逐级依次求值n问题问题n要求时钟半周期各级的延时之和n过长的逻辑链会因电荷泄漏导致预充电荷的丧失6.2 时钟控制 动态逻辑链30=0：第一级p管导通，对第二级n管进行预充电；第二级p管截止，输出Q处于Hi-Z态。=1：第一级n管导通，对D做求值运算（反相）；第二级n管导通，对第一级的输出作反相运算，输出到Q。=0：第二级截止，输出Q得以保持；第一级再次预充电。6.2 时钟控制 TSPC寄存器31n不重叠n全轨输出n无延迟6.3 时钟误差 理想时钟信号326.3 时钟误差 时钟误差的类型Clk1Clk2tSKtJS时钟偏差（时钟偏差（Clock Skew）时钟抖动（时钟抖动（Clock Jitter）时钟延迟（时钟延迟（Clock Delay）336.3 时钟误差 时钟偏差:定义n定义n集成电路中两点之间时钟翻转在空间上的差别nIC上两点i和j之间的时钟偏差为=ti-tjn不改变时钟周期n类型n正偏差0n负偏差时间波动n电源电压的变化n静态慢变化：不同模块要求的供电电流不一样n动态快变化：瞬态电流引发的电源线的IR压降及电感压降的变化576.4 时钟误差来源 电容耦合n串扰：时钟线与相邻信号线之间的电容耦合n栅电容的变化：栅电容与所加电压有关时钟负载与锁存器/寄存器的当前状态及下一个状态有关四种电平变化（00，01,10,11）引起的CKb的变化586.5 时钟分布技术 设计目标及内容n设计目标n时钟偏差最小n时钟抖动最小n时钟网络功耗最小n设计内容n时钟网络拓扑结构n导线材料的类型n导线和缓冲器的尺寸n上升、下降时间n负载电容的划分59时钟接收点按每组4点分组连接组内各点6.5 时钟分布技术 时钟分组布线(1)60以水平线分隔以垂直线分隔 以水平线分组并连接组内各点连接相邻组6.5 时钟分布技术 时钟分组布线(2)61H单元H树时钟发送点时钟接收点中点X到H树的任何1个端点A的距离都相等中点X到H树的任何1个端点A的延时都相等6.5 时钟分布技术 H树法62时钟驱动器树布线对称(H树)应用布线不对称应用6.5 时钟分布技术 驱动器树(1)63 时钟驱动器树与互连线寄生参数的配合6.5 时钟分布技术 驱动器树(2)64n目标：在A、B、C等处产生无偏差的时钟信号n方法：运用逻辑努力寻求驱动器尺寸及连线长度的最优化设计6.5 时钟分布技术 非对称时钟分配电路65n驱动器链法驱动器链法单链驱动多点。单链所含驱动器的级数及级间尺寸比要根据X处的总负载电容而定。对驱动器强度要求高。n分配树法分配树法多点分别驱动。对驱动器强度要求低，但布线复杂，通孔及接触孔多，物理布局需满足延时均匀要求。6.5 时钟分布技术 时钟驱动方法666.5 时钟分布技术 RC匹配分布实例IBM微处理器微处理器n将芯片划分为10个负载均衡的部分（瓦片）n全局时钟驱动器将时钟分布到10个瓦片驱动器上n用瓦片内的RC匹配驱动器树将时钟分配到每个瓦片内的580个子驱动器上n依次类推676.5 时钟分布技术 时钟延时分布实例时钟延时（时钟延时（Z）随空间（）随空间（X,Y）的分布）的分布负载不均衡负载基本均衡686.5 时钟分布技术 网格法n特点n将时钟分布到每个格点上n处处有时钟接入点n适合时钟网络的最后一级n优点n允许在设计后期改动n无需进行RC匹配n缺点n冗余互连线较多n互连功耗较大n电容较大696.5 时钟分布技术 层次化时钟设计Alpha 21264处理器采用了两个层次的时钟网格n优点n设计灵活性大，全局时钟和局部时钟各自设计n有利于采用门控选通时钟来降低功耗n缺点n减少时钟偏差不容易n可利用时序验证工具来解决706.5 时钟分布技术 实例:Alpha 21064微处理器n时钟频率200MHzn0.75um工艺n单层时钟驱动器结构n时钟驱动为5级缓冲的二进制树结构n时钟的总负载为3.25nF716.5 时钟分布技术 实例:Alpha 21164微处理器(1)n芯片特性n时钟频率300MHzn0.5umCMOS工艺n芯片面积16.5x18.1mmn930万个晶体管n时钟特性n时钟总负载3.75nFn时钟功耗20W（芯片总功耗的40）n双层驱动器结构（1层居中，2层分列左右）pre-driverfinal driverstrise=0.35ns tskew=150pstcycle=3.3ns时钟驱动器位置时钟波形726.5 时钟分布技术 实例:Alpha 21164微处理器(2)芯片的显微照片降低时钟偏差影响的对策n时钟布线方向与数据流方向相反n采用电平灵敏传输门锁存器的标准单元n本地时钟缓冲器的尺寸优化，以使其时钟偏差最小n相邻锁存器之间至少插入1个缓冲门，以减少延时736.5 时钟分布技术 实例:Alpha 21164微处理器(3)时钟延时的空间分布n左右驱动其输出处的时钟偏差为0n绝对时钟偏差的最大值90psn关键指令和执行单元的时钟均在65ps内到达746.5 时钟分布技术 实例:Alpha 21164微处理器(4)在间距较宽的连线之间，插入虚设的多边型填充材料CMP刻蚀均匀改善层间介质厚度的均匀性改善互连分布电容的均匀性减少时钟误差756.5 时钟分布技术 实例:Alpha 21264微处理器(1)n芯片特性n时钟频率600MHzn0.35umCMOS工艺n时钟特性n层次化网格时钟驱动n窗格化时钟分布n有利于缩短驱动器到负载的距离n四边驱动，可减少制造偏差造成的影响n分布均匀，有利于电源供电和散热trise=0.35nstskew=50pstcycle=1.67ns窗格结构的时钟分布时钟波形76时钟偏差在芯片上的分布ps5101520253035404550ps300305310315320325330335340345上升时间在芯片上的分布6.5 时钟分布技术 实例:Alpha 21264微处理器(2)776.5 时钟分布技术 设计规则n采用H树法和网格法均可减少时钟偏差，前者的缺点是需进行全路径的RC匹配，后者的缺点是会增加电容负载和功耗n采用差分寄存器可避免时钟因受负载数据变化而产生抖动n采用门选通时钟电路可节省功耗，但会引起功耗不均匀导致的时钟误差n如果数据沿一个方向流动，使其流动方向与时钟线走向相反，可消除时钟偏差引起的竞争，但会使芯片性能降低n将电源线或地线放到时钟线旁边，可减少时钟线与相邻信号线之间的串扰n利用虚设填料可以改善层间介质层厚度的不均匀性，从而减少时钟偏差n采用电源去耦电容可改善电源电压不稳引起的时钟抖动，但大的去耦电容在片内难以制作78产生所需的时钟波形施加可控的信号延时 提升时钟信号的驱动强度与外部时钟作相位比较 相位差 产生延迟线 控制电压被调整至正确相位的时钟信号6.6 时钟产生 基本原理79n时钟稳定时钟稳定：用PLL检测输入和输出时钟信号，若发现二者有相位差，则对其相位进行调整，最终产生所需相位的时钟信号n时钟恢复时钟恢复：用PLL检测输入和参考时钟信号，若发现二者有相位差，则对输入时钟信号的相位进行调整，最终产生与参考信号准确同步的时钟信号6.6 时钟产生 PLL的作用806.6 时钟产生 PLL的构成DigitalSystemDividerCrystalOscillatorPLLChip 1DigitalSystemPLLChip 2fsystem=N x fcrystalfcrystal,B频率，则UP平均脉冲数DN平均脉冲数，脉冲差正比于频率差若A频率B频率，则UP平均脉冲数键盘被敲击的频率问题2：采样信号正好在时钟高低电平之间对策：需判断一个异步信号是高电平还是低电平（执行这一功能的电路称为同步器）问题3：同步器完成判断需要时间，这可能导致出错（称为同步失效）对策：加长做出决定前的等待时间，以减少出错概率（exp(等待时间）AsynchronoussystemSynchronous systemSynchronizationfCLKfin1096.8 同步器 CMOS锁存器作为同步器CLK=0时，Q=DCLK=1时，更新D 即使CLK与D不同步，而且中间过渡状态可能不确定，但Q最终仍然能够得到一个正确的D值CLKintI2I1DQCLK1106.8 同步器 锁存器电压随时间的变化非稳态 稳态非稳态稳态n达到最终稳态的极性取决于最初亚稳态的位置n达到最终稳态所需的时间取决于晶体管的尺寸及寄生电容的大小2.01.00.00100200300Vouttime ps1116.8 同步器 锁存器非稳态分析:瞬态响应最终稳态电压初始节点电压锁存器时间常数1126.8 同步器 锁存器非稳态分析:出错概率 若Vin为周期波形，平均周期为Tsignal，且上升和下降时间相同均为tr，上升和下降均为线性，则1136.8 同步器 锁存器非稳态分析:数值例子n时钟频率f=200MHz采样周期T=5nsn等待时间T=T5ns，信号周期Tsignal=50nsn信号上升时间tr=0.5ns，系统时间常数=150psn电压摆幅VH-VL=2.5V VIH-VIL0.5Vn出错概率1.38x10-9个错误/秒n平均失效时间MTF（T）=7x108s(23年）n若不等待，MTF（0）=2.5s1146.8 同步器 同步-异步接口的设计考虑n根据产品应用需求确定允许的最小失效时间MTFn按可能出现的最长的系统时间常数来设计MTFn通过增加T值可减少MTFn通过串联一定数量的同步器来增加T（当TT时）n等待时间的增加会减慢系统的速度1156.8 同步器 判断器:作用n判断器的作用n决定两个事件中哪一个先发生n如多个处理器访问同一个资源，或者共用一个大的存储器等n同步器是判断器的一个特例n 判断一个信号翻转发生在时钟之前还是时钟之后n输入连至时钟的判断器1166.8 同步器 判断器:实现逻辑符号电路实现时序图1176.9 新进展 光时钟分布光时钟分配电时钟分配n优点n延时很小，且偏差几乎为零，对温度不敏感n时钟边沿在经过很长距离后不会变差n无电磁干扰n缺点n光学接收器及用于分配的光波导设计难度大n制作工艺难度大，成品率低采用光信号作为系统时钟控制信号1186.10 结论n同步设计简单，速度快，但存在高速全局时钟分布问题，目前尚难解决n自定时无时钟分配问题，但要设计一个对竞争、活锁和死锁都比较稳定可靠的单元网络并不容易n全局异步、局部同步是可能的解决方案119END 第17章 时钟与时序120时钟交叠时钟交叠6.1 概述 时钟交叠121频率相同、相位不同的时钟信号不同逻辑模块采用不同相位的时钟信号不同步的模块之间的通信利用接口电路来实现6.5 时钟的产生和分配 非同步系统时钟122系统时钟处理器时钟6.5 时钟的产生和分配 非同频系统时钟1236.6 系统设计考虑 算术逻辑单元(ALU)对两个n位的输入A、B施加算术逻辑运算，得到n位的结果C124 用一位的逻辑电路（位片）的重复使用来实现多位的运算第p位位片的内部结构6.6 系统设计考虑 位片式设计:结构125n优点优点n可复用：将位片作为标准单元，1位设计多位设计n布线容易：位片内布线简单，位片间布线规则n缺点缺点n对某些电路（如可同时处理多个输入的电路）不一定是最优方案n尺寸与形状固定，布局缺乏灵活性6.6 系统设计考虑 位片式设计:特点126nCPU与主存之间的延迟显著nCPU与主存之间的空间距离和电气距离往往较远n系统板级时钟CPU时钟6.6 系统设计考虑 Cathe存储器(1)127n缓存Cathen作用：加速CPU与主存之间的读写速度n位置：CPU内的本地读/写存储器n构成：小容量，高速，SRAMn类型：nI-Cathe：指令缓存，指令来自存放程序代码的主存nD-Cathe：数据缓存，存放欲传送到主存的操作数6.6 系统设计考虑 Cathe存储器(2)128n采用多条流水线来提高数据及数据处理速度n采用指令缓存来加快数据流及指令流从主存储器的导出或导入6.6 系统设计考虑 双发射超标量计算机129n串行n脉冲系统，数据按时钟周期顺序流动n速度较慢，取决于时钟频率及电路延时n并行n多个单元同时操作n速度较快，取决于体系结构6.6 系统设计考虑 信号处理方式(1)130处理器单元决定信号流向并行处理网络中并行处理网络中的规则排布的规则排布6.6 系统设计考虑 信号处理方式(2)1316.2 时钟控制 时钟控制元件:D触发器n上升沿有效之上升沿有效之D触发器n时钟处于上升沿时，DQnD触发器有延迟时间tffn速度较块、占用面积较小