计算机组成原理期末知识点总结.docx

计算机组成原理第一章 计算机系统概论（清楚一个概念）
计算机的性能指标：
吞吐量：表征一台计算机在某个时间间隔内能够处理的信息量。
响应时间：表征从输入有效到系统产生响应之间的时间度量，用时间单位来度量。 利用率：在给定的时间间隔内系统被实际使用的时间所占的比率，用百分比表示。 处理机字长：指处理机运算器中一次能够完成二进制数运算的位数。
总线宽度：一般指CPU中运算器与存储器之间进行互连的内部总线二进制位数。
存储器容量：存储器中所有存储单元的总数目，通常KB,MB,GB,TB来表示。
存储器带宽：单位时间内存储器读出的二进制数信息量，一般用字节数/秒表示。
主频/时钟周期：CPU的工作节拍受主时钟控制，主时钟不断产生固定频率的时钟，主时钟 的频率叫CPU的主频。度量单位MHZ （兆赫兹）、GHZ （吉赫兹）主频的倒数称为CPU时钟周期（T）,T=l/f,度量单位us, ns
CPU执行时间：表示CPU执行一般程序所占的CPU时间，公式：
CPU执行时间二CPU时钟周期数xCPU时钟周期CPI：表示每条指令周期数，即执行一条指令所需的平均时钟周期数。公式：
CPI=执行某段程序所需的CPU时钟周期数/程序包含的指令条数MIPS：表示平均每秒执行多少百万条定点指令数，公式：
MIPS=指令数/（程序执行时间xlOA6）第二章运算方法和运算器
原码定义：
（1）整数 （范围（・（25.1） ~25.1）「］卮_ f x272 > x > 0
°」班一 ［2〃 + |%|0>x>-2n
（2）小数（范围-（2八.廿1~1.2八十）[%]原={
反码定义:
（3）整数
(范围(-(2An-l)
［》］友=
x
(2n+1- l) + x
2n > x > 0 0 > x > - 2n

XU A
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R
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心・.杯泮"小阍奴七 g控制的址个i 1电路•它1两米总¥间的源2有器R'的锦"'’J，'' 制信月・例中・y,"y'砒器的输3W R"面［“I顷令州一竺,<
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R -R
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)R
R.
解⑴“ADD R2. RO”指令是一条加法指令，参与运方的两个哉故代奇“普 Ro中,指令周期流程图包括取指令阶段和执行指令阶段两部分（为简单起见.宵 号左边各修存器代码上应加的括号）。根据给定的数据通路图,“ADD R2・R（「片；| 细指9周期流程留如图5.17（a）所4<,图的右边部分标注了伺_个机器周上中|i|利厂* 控制信号序列。1（2）SUB减法指令周期流程图如图5.17（b）所示。

‘m 加汰ibi
思考题(I)为J,缩短“ADD R2, R(r指令的取指同期,清修改用5.16的故据通路. 画出指令同期流程图。与原方案相比.指令周期速度提高少？
(2)为表述方便.图5.16给出的模烈机的故据通路己纤做了简化。设R,和七分别代表 源操作故和目标操作数.请修改图5.16的故据迥路中通用寄存器的输入和输出部分•使氏 支持一般化的加法指令格式“ADD Rs. Rd〉微程序控制的基本思想，就是仿照通常的解题程序的方法，把操作控制信号编成所谓的微指 令，存放到一个只读存储器里。当机器运行时，一条又一条地读出这些微指令，从而产生全 机所需要的各种操作控制信号，使得响应部件执行所规定的操作。
微命令：控制部件通过控制线向执行部件发出各种控制命令微操作：执行部件接受微命令后所进行的操作 控制部件与执行部件之间的另外一种联系是反馈信息。
由于数据通路的结构关系，微操作可分为相容性和相斥性两种。 相容性的微操作：是指在同时或同一个CPU周期内可以并行的微操作。
相斥性的微操作：是指不能在同时或不能在同一个CPU周期内并行执行的微操作。 在机器的一个CPU周期中，一组实现一定操作功能的微命令的组合，构成一条微指令。 一个CPU周期等于一个微指令。
微指令的周期等于一个CPU周期一条机器指令的功能是用许多条微指令组成的序列来实现的，这个微指令序列通常称为微程 序。即微程序是由微指令组成的。
一段微程序等于一条机器指令。
微地址：存放微指令存储器的单元地址。
CPU周期与微指令周期关系微指令周期等于读出微指令的时间加上执行该条微指令的时间。为了保证整个机器控制信号 的同步，可以将一个微指令周期时间设计得恰好和CPU周期时间相等。
机器指令与微指令关系：
一条机器指令对应一个微程序，这个微程序是由若干条微指令组成的。因此，一条机器指令 的功能是由若干条微指令组成的序列来实现的。
从指令与微指令，程序与微程序，地址与微地址的一一对应关系来看，前者与内存储器有关, 后者与控制存储器有关。
微命令编码，就是对微指令中操作控制字段采用的表示方法。通常有以下三种方法。
1）直接表示法，其特点是操作控制字段中的每一位代表一个微命令，优点直观，输出直接 用于控制。缺点是微指令字较长，因而控制存储器容量较大。
2）编码表示法，编码表示法是把一组相斥性的微命令信号组成一个小组，然后通过小组（字 段）译码器对每一个微命令信号进行译码，译码输出作为操作控制信号。（需要区分开相斥 微命令）3）混合表示法
超标量流水，是指它具有两条以上流水线。
第六章总线系统连接到总线上的功能模块有主动和被动两种形态。
主方可以启动一个总线周期，从方只能响应主方的请求。
为了解决多个主设备同时竞争总线控制权的问题，必须具有总线仲裁部件，以某种方式选择 其中一个主设备作为总线的下一个主方。
对多个主设备提出的占用总线请求，一般采用优先级或者公平策略进行仲裁。
按照总线仲裁电路的位置不同，仲裁方式分为集中式仲裁和分布式仲裁两类。
集中式仲裁中每个功能模块有两条线连到总线控制器；一条是送往仲裁器的总线请求信号 BR, 一条是仲裁器送出授权信号线BG。
链式查询方式：在查询链中离总线仲裁器最近的设备具有最高优先级，离总线仲裁器越远, 优先级越低。因此，链式查询是通过接口优先级排队电路来实现的。
优点：只用几根线就能按一定优先次序来实现总线仲裁，并且这种链式结构很容易扩充设备。 缺点：其对询问链电路故障很敏感。某个地方发生故障，整个受影响。
计数器定时查询方式：每一个设备接口都有一个设备地址判别电路，当地址线上的计数值与 请求总线的设备地址相一致时，该设备置“1”BS线，获得总线使用权，此时中止计数查询。 其灵活性是以增加线数为代价的。
独立请求方式：当设备要求使用总线时，便发出该设备的请求信号。总线仲裁器中有一个排 队电路，它根据一定的优先次序决定首先响应哪个设备的请求，给设备以授权信号BG 优点：响应时间快，对优先次序的控制相对灵活。可以不响应来自无效设备的请求。
缺点：代价更高。
分布式仲裁不需要集中的总线仲裁器,每一个潜在的1主方功能模块都有自己的仲裁号和仲 裁器。分布式仲裁是以优先级仲裁策略为基础的。
总线的一次信息传送过程，大致可分为五个阶段：请求总线，总线仲裁，寻址（目的地址）, 信息传送，状态返回（或错误报告）。
定时：指事件出现在总线上的时序关系。
三种定时协议：
1）同步总线定时协定：事件出现在总线上的时刻由总线时钟信号来确定，所以总线中包含 时钟信号线。一次I/O传送被称为时钟周期或总线周期。
特点：1、主从设备固定内定好的2、采用公共时钟，每一个功能模块什么时候发送或者接 收信息都由统一时钟规定，因此，同步定时具有较高的传输频率。3、默认对方正常，可靠 性不高。4、对于任何两个功能模块的通信都给予相同的时间安排，其设计按照最慢的谋爱 来设计，若相互存取时间相差较大时，会大大损失总线效率。
2）异步总线定时协定：后一个事件出现在总线上的时刻取决于前一事件的出现时刻，即建立在应答式或互锁机制基础上。在这种系统中，不需要统一的公共时钟信号。总线周期的长 度是可变的。
优点：总线周期长度可变，不把响应时间强加到功能模块上，因此允许快速和慢速的功能模 块都能连接到同一总线上。但这以增加总线的复杂性和成本为代价的。
3）半同步总线定时协定：在同步总线定时协定的基础上稍加改动，扩展为半同步总线定时 协定，增加了一条联络信号线（用于判断是否需要增加时钟周期）（高电平联络线有效）4）周期性分裂式总线定时协定：由于每个设备都要中请总线使用权，故读数据的双方都是 总线主方。其协定解决了存储器内部准备数据操作时间导致的浪费问题。
第七章外围设备磁盘存储器的技术指标
存储密度：道密度是沿磁盘半径方向单位长度上的磁道数。位密度是磁道单位长度能够记录 的二进制代码位数。面密度是道密度和位密度的乘积。
存储容量：一个磁盘存储器所能存储的字节总数。
平均寻址时间：其包括寻道时间和等待时间以及相关内务的操作时间（其一般很短，可忽略） 总的平均读写操作时间Ta可表示为1h
Ta = Ts + — C平均等待时间2rrN
Ts表示平均寻道时间，b表示传送的字节数，N表示每磁道字节数，b/ （rN）表示数据传输 时间，r表示磁盘旋转速率。
速度传输率：磁盘存储器在单位时间内向主机传送数据的字节数。
磁盘内部数据传输率Dr=rN例题7.1
、¥ I r nMJ(cm)
4() cm.所以40X5.5=220道・即三0个观柱面.
X内壬蛆道周R为：狄2X3.l4X||-6908(cm)
每信 « V =4()0 位/cm X 69.0«cm=27632 位=3454B
每面 Z P V = 3454B X 22O-75988OB
做用忌苫早-75988OBX I0-7598800B
,'也'定仁故枫埃格式.f（接/址的蛟小帆位庄一个记录块（一个扇J）.伯个亡*
，:奶d'.，邱11的信恩.4定松包成的做块中.活动头磁盘狙的煽址M可y
第八章输入/输出系统
在计算机系统中，为了保证高速的主机和不同速度的外设之间的高效和可靠的交互，CPU必 须通过I/。接口和外设连接。CPU的输入/输出操作实际上分为两个传输阶段，I/。接口与外 设间的数据传送，以及CPU与I/O接口之间的数据传送。
CPU管理外设的方式：
1、无条件传送方式：CPU不必通过接口查询外设的状态，而直接执行I/O进行数据传输。
2、程序查询方式：如果外设设备未准备好传送数据，则CPU不断地查询并等待，直到外设 准备好信息交互。
程序查询方式是一种简单的输入输出方式，数据在CPU与外设设备之间传送完全靠计算机 控制。
3、程序中断方式：当一个中断发生时，CPU暂停其现行程序，而转向中断处理程序，从而 可以输入或输出一个数据。
4、直接内存访问方式：通过CPU执行程序来实现数据传送的。其完全由硬件执行I/。交换 的工作方式。这种方式既能响应随机发生的服务请求，同时又可以省去中断处理的开销数据 交换不经过CPU,而直接在内存和外围设备之间进行，以高速传送数据。
5、通道和输入/输出处理器：CPU将部分权力下放给通道。
中断是一种程序随机切换的方式,有时也统称为异常)当外部发生某些随机的事件需要及时 处理时，无论CPU正在执行哪一条指令，都可以通过中断响应的方式暂停正在执行的主程序 的执行，转而执行另外一段中断服务程序。在高优先级的中断服务程序执行完毕后，可以返回 被打断的主程序“断点”继续执行。
例题8.2局做好牛挪
⑴在响况卜.CPU和设备的优先级如何仲请按降序排列各设备的中断优先级。
⑵若CPU现执行设备B的中断服务阳f，IM> IM|. IMoffJ状态是什么？如果CPU 房行设备D的中断服务程序,】M：, IMj、1M“的状态又是什么？
(3)每一级的1M能否对某个优先级的个别设备单独进行诉蔽?如果不能，采取什么办
法可达到H的？
的E1 (中
解 ⑴在中断情况卜，CPU的优先级最低。务设备的优先次序是：A-B-C-D-E
；中断请求。
的|
(4)假如设备C 一提出中断请求，CPU立即进行响应，如何调整才能满足此要求?
寸臬个优先级的个别设备进行
5T1M2IM|1Mo=111：执行设备D的中断服务推序时,每一 •级的【m标志n〔能
断允许)标志清“0"，它集级卜.伸第3级的优先级最高，即令lMa=0即可。

级卜.伸第3级的优先级最高，即令lMa=0即可。
(3) 要使设备C的中断请求及时得到响应.可将设备C从第2级取出来，单独放在第3 在中断过程中CPU的优先级最低，标志为0,则禁止设备发出中断请求。 中断方式典型应用：
1）实现CPU与外界进行信息交换的握手联络2）故障处理
3）实时处理4）程序调度
5）软中断（程序自动中断）在中断处理中，CPU和外围设备的一些操作是并行地进行的，因此效率会更高。 每一个中断源都对应一个中断服务程序，而中断服务程序的入口地址被称为中断向量。
(4)小数(范围・(2A-n-l l-2A-n)[%]反={

[%]反={
x
2 _2_n_x
补码定义:
(5)整数
(范围(-(25
[%]祥=
x
(2n+1 - \x |
2n > % > 0 0>x>-2n

(6)小数
[%]补=
(范围(・l~l・2A-n)
x1 > x > 02 + x0 > jr > — 1
移码表示法
(用于大小比较与对阶操作)IEEE754标准格式：符号位(1位)+阶码(移码)+尾数
x — (-1)sx(1.M)%2£~127e = E — 127正溢：两个正数相加，结果大于机器字长所能表示的最大正数
负溢：两个负数相加，结果小于机器字长所能表示的最小负数检测方法：1、双符号位法2、单符号位法
不带符号阵列乘法器：同行间并行 不同行间串行浮点加减运算操作过程大体分四步：1、。操作数检查2、比较阶码大小完成对阶
3、尾数进行加减运算4、结果规格化所进行舍入处理流水线原理:时间并行性
线性流水线的加速比：
Ck=TL/TK =nk/k+ (n-1)第三章存储系统
程序局部性原理：在某一段时间内频繁访问某一局部的存储器地址空间，而对此范围以外的 地址空间则很少访问的现象。
程序局部性的两方面？
（1）时间局部性：最近被访问的信息和可能还要被访问
（2）空间局部性：最近被访问的信息邻近地址的信息也可能被访问。
存储器分层：利用不同容量，成本，功耗和速度的多种存储器构成有机结合的多级存储系统 存储器层次结构的优点？
存储器的价格相对较高，而且在整机成本中占有较大的比例，因而从性能价格比的角度不能 通过简单配置更大容量的存储器满足用户的需求。为此，必须使用某种策略解决成本和性能 之间的矛盾。
常规内存器在CPU之间增加了速度更高但容量更小的半导体高速缓存器，即cache, cache 使得CPU与主存速度匹配起来。
外存储器主要解决存储容量问题。
多级存储器系统的出发点是提高存储系统的性能/价格比任何一个SRAM,都有三部分打交道，地址线，数据线，控制线，求存储器容量
当单个存储器芯片的容量不能满足系统要求时，需要多存储器芯片组成起来，组成更大容量 的存储器，所需芯片数为：d=设计要求的存储器容量/已知芯片存储器容量 位拓展：让多片给定芯片并行工作。
字拓展：让多片给定芯片分时工作。
例题3.1 例题3.2
1. 位扩枝-r
若给定芟也敏字数（地指数）符伊玳 但位数较短•不满足设计要求的存储器土 则需要竺通国五芝蜒互枝曲或作。三组信号线中，理去'歧野妙萍用/ 据线不=2帙痛将^怎I彳
【例31]-利用顶顶如4予的SRA,芯片设计一个存储容/为空又8位的SRAMS 储器。■ u j解设计的存储器字长为8位，存储器字数不变。所需芯片数花片甘癸 ^（1Mx8）/（1Mx4）=2（片）
连接的三组信号线中，燧冬至理通据线会是出分别与两；
SRAM芯片的I/O端相连接审赢三肴希面7?所示。
2. 字扩展
若给定的芯片丝蔡较小暨数少）,不满足设计要求的总存储容量，则需要进行" 扩展，些幽定巨趣遂M组色娶迎第定硬阳地址台线担数据 成公用・凭 写整岁壁线会&由地址总线的蒿而I备客墓痴言葺厂让各个芯片分时工作。
【例3.2】 利用多K受位的SRAM芯片设计也显以位的存储器。
7
'「 SR \M ' ；-
5 I，
鲂所需芯片数#（2O48K*8）/（256K，8）=8（片） 久/⑦X/
如留3.8所示.8个芯片的散据总线和诙号控刮信耳线公航 地址忌线中Ai广A"可时 \ if接到8片SRAM的片内地址输入端.地址总线岛位的Ar-AiE过，八线详码器芯片分/ 别产生g个片选信弓，这.K
项•/少
3・心码
MRf Q
256K・8
D
D
D-
卜Do .
F七会同时I：作
WFA（CE） WEA CE
256K-K
wfa ce
256K-8
2S6K-8
D
D
仁U SRAM宁扩喉咬例
CPU与主存速度匹配解决方法：1、芯片技术2、结构技术（让CPU在一个周期中访问多个 存储器）3、系统结构技术（增加多个cache,采用虚拟存储器） 双端口存储器指同一个存储器具有两组相互独立的读写控制电路。
多模块交叉存储器：一个由若干模块组成的主存储器是线性编址的。
地址安排？ 1、顺序方式：模块+字2、交叉方式：字+模块 顺序方式和交叉方式的优缺？
顺序方式通过增添模块来扩充存储器容量，但是其各模块一个接一个串行工作，因此存储器 的带宽受到了限制。
对于连续字的成块传送，交叉方式的存储器可以实现多模块流水式并行存取，大大提高存储 器的带宽。
CPU与cache之间的数据交换是以字为单位，而cache与主存之间数据交换以块为单位，CPU 与主存之间数据交换以字为单位。
从CPU来看，增加cache的目的，就是在性能上使主存的平均读出时间尽可能接近cache的 读出时间。
在一个程序执行期间，设Nc表示cache完成存取的总次数，Nm表示主存完成存取的总次 数，h定义为命中率。则有z Nc
h =
Nc + Nm若tc表示命中时的cache访问时间，tm表示未命中时的主存访问时间，l・h表示未命中率，
则cache/主存系统的平均访问时间ta为ta=htc+（l-h）tm
r=tm/tc表示主存与cache的访问时间之比，e表示访问效率，e=tc/ta 例3.4 我们畛也甲标是・以牧小的何沛代的存系统的平均访问时间，。越接近L
越好。kj；l j cache的i方问时间之比.球示访问效率.则有e = £ =j= I = I（3.6）
J 加，+（1-人）上 h^（\-h）r r^（\-r）h
由A（3.6）f（出.为提高也地关;顼好人既近M心，值以5〜1（）为1'1，不H &大。
命中率力与程序的行为s cache的容量、组织方式、块的大小有关。
【例3 4】CPU执行一段程序时,cache完成存取的次数为1900次，V.{f ”成存取的 次故为100次.己to cache存取周期为50ns,主存存取周既为250ns,求cache/主存系统的1

1
h = ~N~TN
250ns
50ns
1 —— = 0.95
1900 + 100
效率和平均访问时间。
= 83.3% 尸 + (1 — r)力 5 + (1 - 5) x 0.95tc 50ns s
C = —== 60ns“ e 0.833
主存与cache的地址映射方式有全相联方式，直接方式和组相联方式 全相联：块号+字地址（使用比较器）直接：区号（标记）+区内块号（eache行号）+字地址
l=j mod m m为cache中的总行数组相联：区号+区内块+字地址
m = u x v （u组，每组v行）组号 q=j mod u
例题 3.5 3.6 3.7
【例3 5】映射方式的内存地址格式如下所，穴:

字地hl W

?； I：。地址用I•六进制&小为谄用，六道制格式衣示仃抵映咐方法cache 的标记、行、字地址的伉・
解 （BBBBBB） 16*（1011 1011 1011 1011 1011 ）011）；机记.—（1011 i（i||）：=（hH）心
行 F0II 1011 1011 10）广（2EEE）”字地址护（II）广⑶心
【例3 6】 个组例W cache由64个打用成.拇组4行.I：存储器包含4K个块，” 块I"字.谄&示内存地址的格式.
*块大小=汀大小=亍》字.2"=128=2 -所以w=7 招组的行款=「=4所以d=4
川 5? 〃-[•• 二 ：= 167 Z】•：存的决敢=2'=4K=2：X2"=2”，所以 5=12
标记大小=s d= 12-4=8 （位）
地址 K 度=Mw= 12+7= 19（位）主存寻址单兀存=2八=2代
故i，= 4路组相联的内存地址格式如卜所示：

【例3 7】 有一个处理器，主存容tt 1MB.字长1B.块大小16B, cache容64KB 若cache果用全相联映射，时内存地址（B00I0） ,6^出相应的标记和字地址。
雄 块大小=行大小=2’字节=2*字&,所以m-4位 主存寸址单元数=2'f=IM=22°,所以sf=20,尸16位 主存的块数=2'=2"“ 〃.
由于内存地址(B00I0) |6=(IOil)00).
故对应的标记 s=(1011 00000000 0001)2 字地址■=(0000).
第四章指令系统机器指令是用机器字来表示的。表示一条指令的机器字，就称为指令字
指令格式,是指指令字用二进制代码表示的结构形式，通常由操作码字段和地址码字段组成。 操作码字段表征指令的操作特性与功能（机器字长），而地址码字段通常指定参与操作的操 作数的地址（存储器容量）。
在二地址指令中，从操作数的物理位置来说，分为存储器存储器型指令（SS）,寄存器寄存 器指令（RR），寄存器■存储器指令（RS）例题4.2例题4.3
【例4 2】某16位机的指令格式如F所示•其中°?为牌仆『扑|源寄存器 怵寄，器

源寄存器 怵寄，器

昭（I）单字长二地址指令.'（2）操作码字段0P可以指定2勺28条指令.
（3）源寄存器和目怀寄存器都是通用寄存器（可分别指定16个），所以是RR 5 个操作数均在寄存器中。
（4）这种指令结构常用于•算术逻掘运算类指令。
【例4.3】某16位机的指令格式如下所示，其中OP为操作码,试分析指令格门左点-*

基本寻址方式：
1 .隐含寻址2.立即寻址3.直接寻址4.间接寻址5.寄存器寻址6.寄存器间接寻址
7.偏移寻址8.相对寻址9.基址寻址10.变址寻址11.段寻址例题4.5
［例4 5】,种二地址RS型指令的结构如卜所示:
「"位［¥位1位 2位括位II.
甲
•4
ill

II.
甲
•4
ill
I_通用寄笋I_【 X |||*| I） I（2）相对4址
（4）寄存器间接J址

（2）相对4址
（4）寄存器间接J址
其中.1为间接寻址标忐位,A为J.址模式字段3为偏移时字段。通过I、X、D的组合. 可构成麦4.11所示的寻址方式。堵写出6种寻址方式的名称。
寻址方式
t
X

ft明
(1)
0
00
E=D《工

⑵
0
01
E-(PC)±D
PC为程邙H散器
⑶
0
10
ETR?) 土D
址奇*拶
(4)
1
11
E・(RJ

(5)
1
00
E-(D)

(6)
0
II
ETRi) 土 D
R,为V址奇4器
a 4.11例4 5的寻址方式解（1）直接寻址 E柞hl,Ahl
第五章中央处理器
CPU基本功能1、指令控制2、操作控制3、时间控制4、数据加工运算器和控制器是组成CPU的两大核心部件。
CPU的基本组成：
控制器：由程序计数器、指令寄存器、指令译码器、时序产生器和操作控制器组成。
运算器：由算术逻辑运算单元（ALU）、通用寄存器，数据缓冲寄存器（DR）和程序状态字 寄存器（状态条件寄存器，PSWR）组成，它是数据加工处理部件。
寄存器：数据缓冲寄存器（DR）用来暂时存放ALU的运算结果。
指令寄存器（IR）用来保存当前正在执行的一条指令。
程序计数器（PC）确定下一条指令的地址。
数据地址寄存器（AR）用来保存当前CPU所访问的数据寄存器单元的地址。
通用寄存器：当算术逻辑单元（ALU）执行算术或者逻辑运算时，为ALU提供一个工作区。 程序状态寄存器（PSWR）保存由算术运算和逻辑运算指令运算或测试结果建立的各种条件 代码。
指令周期是取出一条指令并执行这条指令的时间。
指令周期常常用若干个CPU周期数来表示，CPU周期又称为机器周期。
一个CPU周期的判断：建立一个数据通路或者进行因此取指MOV指令为两个CPU周期，取指一个CPU周期，执行一个CPU周期。RS型指令
LAD指令为三个CPU周期，取指一个CPU周期，执行两个CPU周期，RR型指令，因为其建 立了 2次数据通路。
ADD指令为两个CPU周期。RR型指令。
STO指令为三个CPU周期,RS型指令。
JMP指令为两个CPU周期。
【注】任何时候DBUS±只能有一个数据。
例题5.1和图5.16._八，7 < KI F。
I搭例;2灌/所示为双总线结甄器的数据通路，|R为指令寄存器，pc为程序 鬻度自增加’M为主存（受W信号控制），它既存放指令又存放散据，J 龊寄存器.DR为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操值控