电工学题解：第十一章 数字电路修改.doc

第十一章 数字电路
11.1 基本要求
1．掌握基本逻辑门电路（与门、或门、非门和与非门及其它复合逻辑门电路）的工作原理、逻辑功能、逻辑状态表和逻辑符号。
2．熟悉译码器、编码器等组合逻辑电路的工作原理和逻辑关系。
3．掌握逻辑代数的基本运算法则并能用逻辑代数分析和设计组合逻辑电路。
4．掌握几种常用触发器的工作原理、逻辑功能、逻辑状态表和逻辑符号。
5．熟悉计数器、寄存器等时序电路的工作原理并能分析和设计简单的时序逻辑电路。
11.2 基本内容
1．晶体管的开关作用
在数字电路中，晶体管不是工作在放大状态，而是工作在饱和与截止两种状态。此时晶体管表现为电子开关的特性，因此具有开关作用。只要晶体管的偏置电路设置得合适，即可使其可靠地工作在饱和或截止状态。
2．脉冲信号
数字电路中的信号通常是矩形脉冲信号，其主要参数有幅度、宽度、前沿（上升沿）和后沿（下降沿）。脉冲信号只有两种电平值，即高电平和低电平，它们分别代表着“1”和“0”（正逻辑）或“0”和“1”（负逻辑）。在数字信号的传输与处理过程中，电路不需要分辨出信号电压的精确值，而只需要识别出高低电平即可识别出“1”和“0”，因此数字信号的抗干扰性能比模拟信号强得多。
3．逻辑门电路
门电路是组合逻辑电路的基本单元，是用于控制信号传送的逻辑结点，当信号满足一定的逻辑关系时，即被允许通过。最基本的逻辑关系是与、或和非三种。在此基础上可以构成复合门电路和各种组合逻辑电路以实现复杂的逻辑控制。表11-1列出了基本逻辑门的逻辑符号和逻辑表达式。
表11-1
逻辑门
逻辑符号
逻辑表达式

与门

L=A·B

或门

A
B
L
≥1

L=A+B
非门

L=

与非门

L=

或非门

A
B
L
≥1

L=

4．触发器
触发器是时序逻辑电路的基本单元，不同于门电路的是触发器具有记忆功能的，通常具有两种稳定的输出状态，即“1”或“0”，因此也称作双稳态触发器。表11-2列出了最常用的几种触发器的逻辑符号和状态方程。

表11-2
类型
逻辑符号
状态方程

基本RS触发器

S
R
C
Q

S
CP
R

同步RS触发器

R×S=0

JK触发器
（后沿触发）

D触发器
（前触发器）

正如基本门电路可以构成不同的组合逻辑电路，触发器可以构成各种时序逻辑电路，其中常用的时序逻辑电路有计数器、数据寄存器、移位寄存器和环形计数器等。同时各类触发器之间也可以（或通过一些附加的门电路）实现功能变换。
5．逻辑代数
逻辑代数（布尔代数）是分析和设计数字逻辑电路必不可少的数学工具，应用逻辑代数可以把复杂的逻辑关系简化和变换为简洁而又合理的逻辑关系，由此可简化电路分析或设计出经济实用的逻辑电路。
6．逻辑代数基本公式
（1）基本运算法则
（a）0·A=0
（b）1·A=A
（c）A·A=A
（d）A·=0
（e）1+A=1
（f）A+A=A
（g）A+=1
（h）=A
（2）交换律
（a）AB=BA
（b）A+B=B+A
（3）结合律
（a）A·（BC）=（AB）·C
（b）A+（B+C）=（A+B）+C
（4）分配律
（a）A·（B+C）=AB+AC
（b）A+BC=（A+B）（A+C）
（5）吸收律
（a）A+AB=A
（b）A（A+B）=A
（c）A（+B）=AB
（d）A+B=A+B
（e）AB+A=A
（f）（A+B）（A+）=A
（6）摩根定律（反演律）
（a）
（b）
7．逻辑分析和设计
分析和设计逻辑电路是两个不同的过程：
（1）分析已知逻辑图→写出逻辑表达式→用逻辑代数化简→列出逻辑状态表→分析逻辑功能
（2）根据已知逻辑功能要求→列出逻辑状态表→写出逻辑表达式→用逻辑代数化简→画出逻辑电路图
11.3 重点和难点
1．逻辑代数的基本运算和基本法则。逻辑代数的每个变量只有1和0两种状态。晶体管的导通与截至，开关的接通和断开，电平的高与低，条件的具备与不具备等等，均可用1和0表示。
（1） 基本运算。基本运算有：与运算（逻辑乘），或运算（逻辑加），非运算（逻辑非）。
（2） 基本法则。基本法则有：交换律，分配律，结合律，反演律，还原律和吸收律等。
由于逻辑变量本身所具有的特殊性质，所以逻辑代数的运算规则也与普通代数有不同之处，这在学习过程中注意加以区别。
2．组合逻辑电路是对输入信号进行逻辑运算的电路，其特点是电路的输输出信号仅与输入和运算关系有关，而与其原先的输入无关，组合逻辑电路不具有记忆功能，输入信号的改变会立刻引起信号的改变。
3．触发器是一种重要的数字部件，是组成各种时序逻辑电路的基本单元，也是分析与设计时序逻辑电路的基础。触发器的逻辑功能及动作特性是本章的要点，要深入了解。
双稳态触发器包括R-S触发器，J-K触发器，D触发器。
基本R-S触发器具有置0，置1和保持的逻辑功能。
主从型J-K触发器是在时钟的后沿反转，具有置0，置1，保持和计数的功能。
D触发器是在时钟脉冲的前沿反转，具有置0，置1的逻辑功能。
4． 时序逻辑电路具有记忆功能，其输出状态不仅与输入有关，还与原先的输入有关。它的基本单元是双稳态触发器。最常用的时序逻辑电路有寄存器和计数器。
寄存器分为数码寄存器和移位寄存器。数码寄存器是在寄存指令的控制下，各位数码同时送入寄存其中，即为并行输入；移位寄存器是在移位脉冲指令的控制下，将各位数码逐位送入寄存器中，即为串行输入。
计数器的功能是累计输入脉冲的数目，按构成方式分为异步和同步方式，按计数方式分为加法计数器和减法计数器，按进位分为二进制计数器，十进制计数器和N进制计数器。异步计数器构成简单，但速度较慢，其后一位的状态翻转取决于前一位的输出变化。
11.4例题与习题解答
11.4.1例题
例1：应用逻辑代数运算法则化简下列各式。
（1）
（2）
（3）
（4）
（5）
解：（1）
（2）
（3）
（4）

（5）

例2：已知逻辑函数。试用与非门元件实现，需用几个与非门元件？画出逻辑电路图。
解：
方法一：化为与非门的最简单方法，是将该与或试直接“两次取非”，然后运用反演律。

可以看出，需要5个与非门元件，逻辑电路图如图11-1（a）所示。
方法二：为节省与非门元件，使所有与非门元件数目最小，可设法在逻辑函数的变化过程中，让各与或项含有公共的，然后再将与或式“两次取非”并运用反演法。

可以看出在最后的逻辑式中，只需要4个与非门，逻辑电路图如图11-1（b）。

图11-1（a）

图11-1（b）

例3：试分析图11-2所示组合逻辑门电路的逻辑功能。

&
&
&
&
≥1
Y1
Y
C
B
A

图11-2

解：根据所给出的逻辑图，由输入到输出逐步推导，写出逻辑函数的表达式

列出真值表如表11-1
表11-1

A
B
C
Y
0
0
0
1
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
由真值表可知，当A，B，C三个变量取值一致时，Y=1，当三个变量不一致时，Y=0。所以这个电路是判一致电路。
例4：某同学参加四门课程考试，规定如下：
（1）课程A及格得1分，不及格得0分；
（2）课程B及格得2分，不及格得0分；
（3）课程C及格得4分，不及格得0分；
（4）课程D及格得5分，不及格得0分；
表11-2
若总得分大于8分（含8分），就可结业。
试用“与非”门画出实现上述要求的逻辑电路。
A
B
C
D
L
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
1
1
1
0
1
0
0
0
0
1
0
1
0
0
1
1
0
0
0
1
1
1
1
1
0
0
0
0
1
0
0
1
0
1
0
1
0
0
1
0
1
1
1
1
1
0
0
0
1
1
0
1
1
1
1
1
0
0
1
1
1
1
1
解：（1）设电路的输出为“1”时表示可结业。列出的
逻辑状态表如表11-2所示。
（2）由逻辑状态表写出逻辑表达式并化简得：

（3）用与非门实现逻辑逻辑电路如图11-3所示：

图11-3
例5：已知逻辑电路及相应的C，和D的波形如图11-4所示。试画出和的波形，设初始状态
解：在图11-4中，D触发器的输入信号在时钟脉冲作用下总是1。J-K触发器的输入信号等于，即。在时钟脉冲作用期间，置0端出现低电平，迫使和置0 ，其和的波形如图11-4（a） 。

图11-4

C
D
RD
Q0
Q1

图11-4（a）

例6：分析图11-5所示逻辑电路的功能，设初始状态Q3Q2Q1Q0=0000。

图11-5

解：（1）画出CP及Q0~ Q 3的波形如图11-5（a）所示。

图11-5（a）
（2）分析可知这是一个同步十进制加法计数器。
例7：改进题11-16的设计，使计数器在反馈复零时不出现非法计数值。
Q1
J
K
Q
Q0
J
K
Q
Q2
J
K
Q
C
>
Q3
J
K
Q
&

>
>
>
D
<
Q
&
F0
F1
F2
F3
解：利用一个RS触发器和非门可以保证反馈复零的可靠性（见习题11-16）。但其中仍有一个尚未克服的缺点：即在计数器清零前会出现短暂的非法计数值。如习题11-16中规定最大计数值为1010，计数器的反馈复零信号则由计数值1011产生，尽管很短暂，但在许多场合这种非法计数值会导致出错，必须予以清除。为此可用一个D触发器和与非门取代原有的RS触发器和非门。如图11-6所示。

图11-6
从图11-6可以看出，当计数值为1001时，与门的输出为1，下一个计数脉冲下降沿将使D触发器翻转为1。此时计数值也翻转为1010，与门的输出为0。再下一个计数脉冲到来时，与非门将输出一个宽度等于计数脉冲宽度的负脉冲并使计数器复零，同时该计数脉冲的下降沿将使D触发器翻转为0。
此电路的一个限制条件是各触发器间的异步时钟传递时间小于计数脉冲的宽度。除非是高速计数场合，这个条件显然是可以满足的，因为在高速计数场合通常都采用同步计数器。
*11-7：已知逻辑函数
（1）用逻辑代数化简成最简式
（2）画出用与非门实现的逻辑电路
解：（1）

（2）
用与非门实现的逻辑电路如图11-8所示。

图11-8
11.4.2 习题解答
11-1：按正逻辑列出图11-9电路中输出和的逻辑表达式。
A
B
C

0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
1
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
0
1
1
1
1
1
表11-3

图11-9
解：由图11-9可列出真值表（表11-3）：
根据真值表可得：

11-2：在图11-9中，若输入信号的波形如图11-10所示，画出输出端和的波形。

图11-10

解：输出端波形如图11-10（a）中所示。

图11-10（a）

11-3：在图11-11中，已知输入的波形如图11-12的A、B、C所示，画出各门电路的输出波形。

图11-11
图11-12

解：（1）因D=1故L1=ABD=AB
（2）因D=1故L2=B+C+D=1
（3）因D=0故L3=ABD=0
（4）因D=0故L5=A+B+D=A+B
各输出波形如图11-13所示。

图11-13

11-4：已知三个门电路的输入信号A和B的波形如图11-14所示，试画出，，的输出波形。

图11-14

解：输出端波形如图11-14（a）中所示。
图11-14（a）

表11-4
11-5：已知门电路的输入A、B和输出L的波形如图11-15所示，列出输入与输出的逻辑状态表和逻辑表达式。
A
B
L
0
0
1
0
1
1
1
0
1
1
1
0
图11-15

解：（1）A和B两输入共有四种组合，列出逻辑状态表如表11-4所示。
（2）根据列出的逻辑状态表可分析得L=
11-6：在图11-16中已知输入电压A、B的波形，画出C、D端的波形，设原始状态为D=0。

图11-16
解：输出端波形如图11-16（a）中所示。

图11-16（a）

11-7：在图11-17中，与非门与基本RS触发器相连，已知A，B与的波形如图中(b)所示，画出输出Q的波形。

图11-17
解：输出端波形如图11-17（a）中所示。
图11-17（a）

11-8：已知同步RS触发器的CP、R和S的电压波形如图11-18所示，触发器原始状态为Q=0，画出输出Q的电压波形。

图11-18
解：输出端波形如图11-18（a）中所示。

图11-18（a）

11-9：在图11-19，各JK触发器的初始状态为Q=1，画出在CP作用下与之对应的输出Q波形。
图11-19

解：此题的关键是要熟悉JK触发器的逻辑状态表或逻辑状态方程，从而由JK输入端的状态得出输出端的状态。如由Qn+1=可得：
（a）Qn+1=（J=K=1）
（b）Qn+1=（J=，K=1）
（c）Qn+1=（J=，K= Qn）
（d）Qn+1=0 （J= Qn，K=1）
（e）Qn+1=（J=，K=1）
各输出波形如图11-19（a）所示。

图11-19（a）

11-10：设下降沿触发的JK触发器原状态Q=0，J、K和CP的输入波形如图11-20所示。试画出输出波形。

图11-20
解：输出波形如图11-20（a）所示。

图11-20（a）

11-11：在图11-21中，已知A、B及CP的波形，画出输出Q的波形（设初始时Q=0）

图11-21

解：输出端Q的波形如图11-21（a）中所示。

图11-21（a）

11-12：在图11-22中，已知各D触发器的初始状态为Q=0，画出在CP作用下与之对应的输出Q波形。
图11-22

解：此题类似于第9题，但触发器
为下降沿触发的D型触发器，由逻
辑状态方程Qn+1=D可得：
（a）Qn+1=1（D=1）
（b）Qn+1=0（D=0）
（c）Qn+1= Qn（D=）
（d）Qn+1= （D=）
各输出波形如图11-23所示。
表11-5
图11-23

CP
Q2
Q1
Q0
0
1
1
1
1
1
1
0
2
1
0
1
3
1
0
0
4
0
1
1
5
0
1
0
6
0
0
1
7
0
0
0
8
1
1
1

11-13：在图11-24中，计数器的初始状态为Q2Q1Q0=111，列出在计数脉冲作用下的状态表。

图11-24

解：（1）画出各触发器的输出波形如图11-25所示。
（2）根据波形图可列出逻辑状态表如表11-5所示。

图11-25

显然，这是一个异步三位二进制减法计数器。
11-14：在图11-26中，若计数器的初始状态为Q1Q0=00，列出在计数脉冲作用下各触发器的状态表，指出是几进制计数器。

图11-26

表11-6
解：（1）画出Q0 和Q 1的波形如图11-27所示。
CP
Q1
Q0
0
0
0
1
0
1
2
1
0
3
0
0

图11-27

（2）根据波形图可列出逻辑状态表如表11-6所示。

（3）由逻辑表可知这是一个同步三进制加法计数器。
11-15在图11-28触发器的初始状态均为0，列出在计数脉冲作用下各触发器的状态表。

图11-28
解：画出各触发器的Q端波形如图11-29所示
C
Q0
Q1
Q2
Q3
0
0
0
0
0
1
1
1
1
1
2
0
0
1
1
3
0
1
0
0
4
1
0
0
0
5
0
0
0
0
表11-7

图11-29
根据波形图可得状态表如表11-7所示。

11-16：利用反馈复零法设计一个十一进制异步加法计数器。
解：方法一：用JK触发器实现，如图11-30所示。图中还增加了由RS触发器构成的记忆单元，用以提高计数器复位的可靠性。
图11-30

方法二：用D触发器实现，如图11-31所示。

图11-31

11-17写出图11-32编码电路输出和的逻辑表达式，且根据状态表中的输入情况，把对应的输出填入表内。
图11-32

输入
输出
A
B
C
D
F1
F2
1
0
0
0
0
0
0
1
0
0
0
1
0
0
1
0
1
0
0
0
0
1
1
1
表11-8
解：

和的输入状态见表11-8中
表11-8

11-18：写出图11-33中逻辑表达式。

图11-33
解：

11-19：在图11-34中，当基极为高电平时，相应三极管饱和导通，低电平时则截止。写出输入A、B和输出L的逻辑关系式。

图11-34

解：对（a）图，任一三极管饱和导通时L1≈UCC，两个三极管都截止时L1=0，故逻辑关系为：L1=A+B
对（b）图，仅当两个三极管都饱和导通时L1≈UCC，否则L2=0，故逻辑关系为：
L2=A·B
11-20：图11-35为在两处控制一盏灯的照明电路，设灯亮为L=1，灯灭为L=0，开关A和B的位置状态定义如图中所示。试列出L与A、B的状态表，表达式和逻辑电路图。
表11-9

A
B
L
0
0
1
0
1
0
1
0
0
1
1
1
图11-35

解：（1）根据题意可列出逻辑状态表如表11-9所示。
（2）由逻辑状态表可写出逻辑表达式为：L=+AB
（3）由逻辑表达式可画出逻辑电路图如图11-36所示。

图11-36

11-21：有三台电动机，规定其中主机A必须开机，副机B或C中至少有一台开机，否则指示灯L发光报警，设电动机开机为1，停机为0，指示灯亮为1，灯灭为0。列出逻辑状态表及表达式。
解；（1）根据题意可列出逻辑扎状态表如表11-10所示。
A
B
C
L
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
0
1
1
0
0
1
1
1
0
表11-10
（2）由逻辑状态表可写出逻辑表达式为：L=++++
（3）由逻辑代数化简可得：
L=

11-22利用3个JK触发器（后沿触发），组成3位二进制加法器，画出电路图。
解：本题要求设计一个8进制异步加法计数器，由于8=因此该计数器懑度后可自动归零，不需要采取另外的措施。
解：本题要求设计一个8进制异步加法计数器，由于8=，因此该计数器满度后可自动归零，不需要采取另外的措施。如图11-37

图11-37
11-23：利用反馈复零法设计一个二十四进制异步加法计数器。
解：方法一：用JK触发器实现，如图11-38所示。
图11-38

方法二：用D触发器实现，如图11-39所示。

图11-39

11-24试将四进制和六进制计数器连接起来，构成二十四进制计数器。
解：
(1) 四进制异步加法计数器为如图11-40

图11-40
(2) 六进制异步加法计数器为：（反馈复零法）：

图11-41
(3) 二十四进制异步加法计数器为：

图11-42

此即为题11-23中的二十四进制异步加法计数器。

11-19