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4.6.2 移位寄存器 多功能移位寄存器的电路框架如图。图中：多功能移位寄存器的电路框架如图。图中：clk 移位脉冲输入，每来一个移位脉冲输入，每来一个clk脉冲，数据移动一位。脉冲，数据移动一位。data_out 数据并行输出，即各寄存器中数据的输出端。数据并行输出，即各寄存器中数据的输出端。data_in 待移位的数据，并行输入。待移位的数据，并行输入。load 待移位数据的加载脉冲。待移位数据的加载脉冲。dir 数据移动方向控制。为数据移动方向控制。为0时数据左移，为时数据左移，为1时数据右移。时数据右移。x 串行数据输入。每移动一位，串行数据输入。每移动一位，x的值就移入最高位（右移时）或的值就移入最高位（右移时）或 最低位（左移时）。最低位（左移时）。y 串行数据输出。输出串行数据输出。输出最位低（右移时）或最高位（左移时）最位低（右移时）或最高位（左移时）例：例：设计一个设计一个8位移位寄存器，具有上述全部功能。位移位寄存器，具有上述全部功能。步骤步骤1 规划电路框架规划电路框架 若按整体设计电路，则规模大，难以进行：若按整体设计电路，则规模大，难以进行：输入变量共输入变量共11个；个；寄存器寄存器8个（状态代为码个（状态代为码8位，激励函数的变量将达到位，激励函数的变量将达到19个）。个）。现按位设计，最后级连成完整的电路。现按位设计，最后级连成完整的电路。Fm：触发器及相关电路；触发器及相关电路；clk：移位脉冲；移位脉冲；P：移位方向控制端，即移位方向控制端，即dir。d：待移位数据的第待移位数据的第m位，位，W：待移位数据的加载脉冲，即待移位数据的加载脉冲，即load。Q：第第m位数据的输出端。位数据的输出端。第第m位位(m=70)的电路框架的电路框架：当右移时，当右移时，Fm中的数据从中的数据从AO端送出，端送出，Ai端的数据进入触发器，此时端的数据进入触发器，此时BO、Bi端不用；端不用；当左移时，当左移时，Fm中的数据从中的数据从BO端送出，端送出，Bi端的数据进入触发器，此端的数据进入触发器，此时时AO、Ai端不用。端不用。图示为用图示为用8个个Fm模块级连成一个模块级连成一个8位移位寄存器。位移位寄存器。Switch是二路数据选择器：是二路数据选择器：当当P=1时，时，R点接通，点接通，y取自取自Q0，x从从F7的的Ai端进入，构成右移链路；端进入，构成右移链路；当当P=0时，时，L点接通，点接通，y取自取自Q7，x从从F0的的Bi端进入，构成左移链路。端进入，构成左移链路。以上分析表明，本例的重点是设计以上分析表明，本例的重点是设计Fm模块。模块。步骤步骤2 建立状态表和状态图建立状态表和状态图 触发器：触发器：存储存储1位，选用位，选用1个个D触发器，触发器，时钟为公共的时钟为公共的clk。数据输出：直接从触发器的数据输出：直接从触发器的Q端输出。端输出。数据加载：利用触发器的数据加载：利用触发器的RD和和SD 端，端，并配以适当的控制逻辑。并配以适当的控制逻辑。数据移位：组合逻辑数据移位：组合逻辑 P、Ai、Bi 和现态和现态Q为输入；为输入；AO、BO为输出。为输出。对对Fm模块模块（见右图），规划如下：（见右图），规划如下：（1）Fm模块的数据加载设计：模块的数据加载设计：由由R-S触发器的激励方程，可求出其逻辑关系：触发器的激励方程，可求出其逻辑关系：电路见右图。电路见右图。（2）Fm模块的数据移位设计：模块的数据移位设计：即要求出即要求出D触发器的激励。见下页。触发器的激励。见下页。接数据移位控制接数据移位控制数据加载数据加载控制部分控制部分数据移位数据移位控制部分控制部分数据加载数据加载控制部分控制部分数据移位控制部分的状态真值表：数据移位控制部分的状态真值表：功功能能输入、现态输入、现态P Ai Bi Q次态次态Qn+1激励激励D输出输出AOBO左左移移0 0 0 000 00 0 0 100 10 0 1 011 00 0 1 111 10 1 0 000 10 1 0 100 00 1 1 011 10 1 1 111 0右右移移1 0 0 0000 1 0 0 1001 1 0 1 0000 1 0 1 1001 1 1 0 0110 1 1 0 1111 1 1 1 0110 1 1 1 1111 用卡诺图化简状态真值表，得：用卡诺图化简状态真值表，得：电路见上面的电路见上面的数据移位控制部分数据移位控制部分。（3）切换电路）切换电路 Swtich 的设计的设计 由多路数据选择逻辑关系得：由多路数据选择逻辑关系得：步骤步骤6 设计结果仿真设计结果仿真（1）用用MAX+plus创建创建Fm功能模块功能模块 绘出电路绘出电路 制作成用户功能模块制作成用户功能模块（2）调用功能模块实现完整电路调用功能模块实现完整电路（3）仿真仿真 4.6.3 用MSI实现定时器定时器的功能定时器的功能 在收到外部的启动信号时，立即开始计时；在收到外部的启动信号时，立即开始计时；当达到指定的时间时，立即发出当达到指定的时间时，立即发出“时间到时间到”信息。信息。定时原理定时原理 统计统计clk脉冲到来的个数，定时时间的长短与脉冲到来的个数，定时时间的长短与clk的个数成正比。的个数成正比。定时器的电路框架定时器的电路框架clk 工作时钟、计数器的计数脉冲。工作时钟、计数器的计数脉冲。Start 启动脉冲。上升沿将计数器清为启动脉冲。上升沿将计数器清为0，并启动计数，并启动计数data_in 二进制时间常数值。决定定时时间的长短。二进制时间常数值。决定定时时间的长短。load 时间常数加载脉冲。上升沿将数据时间常数加载脉冲。上升沿将数据 data_in 加载到锁存器。加载到锁存器。time_up “定时时间到定时时间到”输出。定时到跳为低电平；再次启动返回高电平。输出。定时到跳为低电平；再次启动返回高电平。电路工作过程电路工作过程（1）加载时间常数到数据锁存器，决定定时时间的长短。加载时间常数到数据锁存器，决定定时时间的长短。时间常数时间常数=定时时间定时时间clk的周期的周期（2）发出启动脉冲）发出启动脉冲start，激活启动电路从激活启动电路从0开始计数。开始计数。（3）计数过程中，计数值与时间常数在数值比较器中比较，一旦相同，）计数过程中，计数值与时间常数在数值比较器中比较，一旦相同，time_up立即下跳，将使：立即下跳，将使：令计数器停止计数，计数值被冻结在当前值上；令计数器停止计数，计数值被冻结在当前值上；令启动电路进入等待状态。只有再次启动令启动电路进入等待状态。只有再次启动，才能激活定时。才能激活定时。若在定时中途加载时间常数，则立即按新的时间常数重新定时。若在定时中途加载时间常数，则立即按新的时间常数重新定时。例例 用用MSI（中规模集成电路）实现一个中规模集成电路）实现一个8位定时器，定时时间范围为位定时器，定时时间范围为 0255s。（1）芯片选择芯片选择 计数器。计数器。选选4位二进制同步计数器位二进制同步计数器74HC163管脚功能管脚功能功能功能CLK计数时钟，上升沿有效计数时钟，上升沿有效CLRN同步清零，在同步清零，在CLRN=0期间，期间，CLK的上升沿使计数值清为零的上升沿使计数值清为零ENPENP=1允许计数，允许计数，ENP=1停止计数停止计数ENTENT=1允许计数，允许计数，ENT=1停止计数，且禁止输出进位脉冲停止计数，且禁止输出进位脉冲D、C、B、A计数起始值输入计数起始值输入LDN起始值同步同步加载脉冲。在起始值同步同步加载脉冲。在LDN=0期间，期间，CLK的上升沿将的上升沿将DCBA值加载到计数器值加载到计数器QD、QC、QB、QA计数值输出计数值输出RCO进位位输出。当计数值为进位位输出。当计数值为1111时，时，RCO=1，其余值时其余值时RCO=074HC163的管脚功能：的管脚功能：8位数据锁存器位数据锁存器 选选74HC374。D7D0：数据输入端；数据输入端；CLK：上升沿加载数据上升沿加载数据D7D0 Q7Q0：数据输出端数据输出端 OEN：0：允许数据输出；允许数据输出；1：禁止输出（输出端呈高阻态）禁止输出（输出端呈高阻态）8位数值比较器位数值比较器 选选74HC688。当两组输入当两组输入P7P0和和Q7Q0上的数据相等时：上的数据相等时：若若GN=0，则则EQUALN=0；若若GN=1，则则EQUALN=1。（2）电路构成电路构成 时间常数时间常数加载与锁加载与锁存部分存部分计数部分计数部分数值比较部分数值比较部分启动启动部分部分工作过程：工作过程：8位二进制计数位二进制计数 两片两片74HC163级连级连 而成而成。时间常数存储时间常数存储 由由74HC374存储存储，存储的数据与计数值不停地比较，存储的数据与计数值不停地比较 计数值与时间常数比较计数值与时间常数比较 由由74HC688执行。执行。第一组比较输入端接收计数值第一组比较输入端接收计数值Q7Q0；第二组比较输入端接收时间常数第二组比较输入端接收时间常数P7P0。一旦计数到达一旦计数到达Q7Q0=P7P0，EQUALN立即为立即为0 传到计数允许控制端传到计数允许控制端ENP，使计数停止，且冻结计数值；使计数停止，且冻结计数值；计数值被冻结，计数值被冻结，EQUALN继续保持为继续保持为0。启动启动 由启动电路向由启动电路向74HC163的的CLRN端发送一低电平，端发送一低电平，Q7Q0=0 Q7Q0P7P0，EQUALN=1，冻结被解除冻结被解除 74HC163的计数得以允许。的计数得以允许。（3）计数启动脉冲产生电路的设计计数启动脉冲产生电路的设计 任务：任务：接收启动输入信号接收启动输入信号 start，上升沿有效；上升沿有效；输出计数器清输出计数器清0脉冲脉冲clrn。start=1 后后 第一个第一个clk上升沿使上升沿使 clrn 由由1变变0；第二个第二个clk上升沿使上升沿使 clrn 回到回到1。按工作时序画出状态图按工作时序画出状态图 采用采用Mealy型电路。型电路。需要需要3个状态，记为个状态，记为A、B、C。A：等待：等待start上跳，有上跳转到上跳，有上跳转到B。B：输出：输出0，下一，下一clk上跳时上跳时 start=0 转到转到A；start=1 转到转到C，待待start=0 再转到再转到A。C：等待：等待start下跳，转到下跳，转到A，启动完成。启动完成。需两个触发器，故有需两个触发器，故有4个状态。个状态。D为无关状态；为无关状态；处理状态处理状态D：将其转移到将其转移到A态或态或C态，以解决了电路挂起或输出错误问题。态，以解决了电路挂起或输出错误问题。由状态图得出状态表由状态图得出状态表 输入、现态输入、现态Start y1 y0次态次态y1n+1 y0n+1激励激励D1 D0输出输出clrn0 0 00 00 010 0 10 00 010 1 00 00 010 1 10 00 011 0 00 10 101 0 11 01 011 1 01 01 011 1 11 01 01现现态态次态次态/输出输出Start=0Start=1AA/1B/0BA/1C/1CA/1C/1DA/1C/1编码：编码：A：00B：01C：10D：11化简化简（4）画出全部电路画出全部电路 用用MAX+plus的图形编辑器绘图。的图形编辑器绘图。（5）电路仿真电路仿真 4.7 异步时序逻辑电路的设计（1）无公共时钟控制信号无公共时钟控制信号 触触发发器器的的翻翻转转借借助助于于输输入入信信号号或或电电路路中中的的其其它它信信号号的的改改变变来来实实现现。触触发发器器的的翻翻转转又又会会导导致致电电路路中中的的有有关关信信号号改改变变。这这种种互互为为因因果果的的关关系系如如果果处处理理不当，就会使电路不能正常工作。不当，就会使电路不能正常工作。（2）输输入入信信号号不不允允许许同同时时变变化化。因因控控制制翻翻转转的的输输入入信信号号来来自自不不同同的的信信号号源，不可能严格对齐。触发顺序不同会导致电路进入不同的状态。源，不可能严格对齐。触发顺序不同会导致电路进入不同的状态。异步时序逻辑的主要优点：异步时序逻辑的主要优点：（1）可灵活地为各触发器选择不同的翻转控制信号，电路得以简化。）可灵活地为各触发器选择不同的翻转控制信号，电路得以简化。（2）任何时刻只需考虑输入信号中的一个有效，电路的描述简单。）任何时刻只需考虑输入信号中的一个有效，电路的描述简单。异步时序逻辑的分类：异步时序逻辑的分类：（1）电平型异步时序逻辑电路：触发器的翻转受触发信号的电平高低）电平型异步时序逻辑电路：触发器的翻转受触发信号的电平高低控制，接收作用的时间长；控制，接收作用的时间长；（2）脉冲型异步逻辑时序电路：触发器的翻转仅在触发信号的有关跳）脉冲型异步逻辑时序电路：触发器的翻转仅在触发信号的有关跳变沿发生，接收作用的时间短，较易把握。变沿发生，接收作用的时间短，较易把握。本节仅讨论脉冲异步时序逻辑电路的设计。本节仅讨论脉冲异步时序逻辑电路的设计。异步时序逻辑的特点：异步时序逻辑的特点：例例 采用采用T触发器，设计一个脉冲异步型模触发器，设计一个脉冲异步型模5计数器。计数器。步骤步骤1 构建电路框架构建电路框架 x：计数输入脉冲，上升沿有效。计数输入脉冲，上升沿有效。注：注：x并非所有触发器的时钟。并非所有触发器的时钟。y2y1y0：计数值输出。计数值输出。Z：进位输出。进位输出。步骤步骤2 作原始状态图作原始状态图 5个状态，编码直接引用计数值。个状态，编码直接引用计数值。用用“”表示信号的上升沿。表示信号的上升沿。步骤步骤3 列出激励函数、时钟函数和输出函数的参考真值表列出激励函数、时钟函数和输出函数的参考真值表 输入输入x现态现态y2 y1 y0次态次态y2n+1 y1n+1 y0n+1时钟与激励时钟与激励C2 T2 C1 T1 C0 T0输出输出Z0 0 00 0 10 0 1 100 0 10 1 00 1 1 1 100 1 00 1 10 0 0 1 100 1 11 0 0 1 1 1 1 1 101 0 00 0 0 110 0 参考真值表：参考真值表：注意：注意：C2、C1、C0：时钟，也要求解；时钟，也要求解；y2n+1 y1n+1 y0n+1：不求解，列出只为不求解，列出只为 方便方便确定激励确定激励。如何推导出时钟与激励值？以表中第一行为例：如何推导出时钟与激励值？以表中第一行为例：问题：当问题：当x=“”时，要从现态时，要从现态 000 转移到次态转移到次态 001。推导：根据推导：根据 T 触发器的特征触发器的特征 （1）要保持）要保持 y2n+1=0，可选方案有：可选方案有：C2=0，T2=；C2=“”，T2=0。（2）要保持）要保持 y1n+1=0，与（与（1）同理，）同理，选方案选方案，方案，方案备用。备用。（3）要使）要使 y0n+1由由0 翻到翻到 1，只有一种只有一种方案方案：C0=“”，T0=1。选方案选方案，方案，方案备用。备用。步骤步骤4 求激励函数、时钟函数和输出函数求激励函数、时钟函数和输出函数 关键：找各触发器所需的时钟驱动源，原则如下：关键：找各触发器所需的时钟驱动源，原则如下：找单一的信号源提供时钟，尽量避免将几个信号组合形成时钟。找单一的信号源提供时钟，尽量避免将几个信号组合形成时钟。注意触发的因果关系。不能把自己的时钟引发的跳变又作为自己的时钟注意触发的因果关系。不能把自己的时钟引发的跳变又作为自己的时钟 注意利用备选方案。注意利用备选方案。输入输入x现态现态y2 y1 y0次态次态y2n+1 y1n+1 y0n+1状态变化状态变化 时钟与激励时钟与激励C2 T2 C1 T1 C0 T0输出输出Z0 0 00 0 10 0 0 0 0 0 1 100 0 10 1 00 0 0 1 1 1 100 1 00 1 10 1 0 1 0 0 0 1 100 1 11 0 00 0 1 1 1 1 1 101 0 00 0 0 0 0 0 0 110 0（1）为各时钟寻找信号源）为各时钟寻找信号源 C0：启用备选方案，改启用备选方案，改 C0=1、T0=为为 C0=、T0=0，使使C0 与与x 一致。一致。即：即：C0=x C1：观察观察 发现，令发现，令C1=满足触发要求（因满足触发要求（因“”不起触发作用）。不起触发作用）。即：即：C1=C2：启用备选方案，改启用备选方案，改 C2=1、T2=为为 C2=、T2=0，使使C2 与与x 一致。一致。即：即：C2=x 0 0 0 0（2）求激励函数求激励函数 注意：激励函数是电平型的，在相关时钟跳变之前，必须为各触发注意：激励函数是电平型的，在相关时钟跳变之前，必须为各触发器的激励端准备好到达指定的次态所需的激励量，以等待相关时钟跳变器的激励端准备好到达指定的次态所需的激励量，以等待相关时钟跳变时向次态翻转。所以，应借助现态来产生激励函数。时向次态翻转。所以，应借助现态来产生激励函数。作卡诺图，化简：作卡诺图，化简：注意：注意：T2的表达式较复杂，现将的表达式较复杂，现将T2改为改为D触发器，以进一步简化电路：触发器，以进一步简化电路：电路的输出为：电路的输出为：步骤步骤4 画出电路并用画出电路并用MAX+plus仿真：仿真：异步时序逻辑特点：异步时序逻辑特点：（1 1）可能得到比较简单的电路。）可能得到比较简单的电路。（2 2）工作速度要比同步时序逻辑低。）工作速度要比同步时序逻辑低。由于各触发器的时钟来自不同的途径，到达的时刻滞后于输入信由于各触发器的时钟来自不同的途径，到达的时刻滞后于输入信 号的长短不尽相同，整个电路完成一次状态转移花费时间必然要比同号的长短不尽相同，整个电路完成一次状态转移花费时间必然要比同 步时序逻辑的长。步时序逻辑的长。（3 3）在状态转移的过程中，各状态变量的改变有先有后，在未达到稳定之）在状态转移的过程中，各状态变量的改变有先有后，在未达到稳定之 前，会出现短暂的过渡状态值或输出值。前，会出现短暂的过渡状态值或输出值。