第二章-SRAM工作原理和性能指标讲解学习.doc

第二章 SRAM工作原理和性能指标精品资料第二章 SRAM工作原理和性能指标2.1. SRAM基本结构SRAM即静态随机存储器，大多是由CMOS管组成的挥发性静态存储器。在掉电后存储器中所存数据就会丢失。顾名思义，随机静态存储器可以对任何地址进行读写操作，通过锁存器的原理对数据进行保存，在无操作状况下，锁存器处于稳态，保持数据稳定，不用进行周期性的电荷刷新。SRAM由基本单元构成的阵列以及外围电路构成，其中阵列的划分和外围电路的优劣对整个SRAM的性能有很大的影响。静态随机存取存储器（简称为静态存储器或SRAM）是随机存储器的一种，它由静态挥发性存储单元组成的存储阵列（或者叫内核，core）组成，其地址译码集成在片内。SRAM速度很快而且不用刷新就能保存数据不丢失。它以双稳态电路形式存储数据，结构复杂，内部需要使用更多的晶体管构成寄存器以保存数据。SRAM由于靠连续的供电来维持所存数据的完整性，故属于易挥发性存储器。SRAM电路结构与操作和一般的RAM类似，由存储阵列、灵敏放大器、译码器、输入输出电路和时序控制电路五大部分组成。存储单元按行和列排列起来就组成了SRAM的阵列结构，行和列分别称为“字线”和“位线”。每个存储单元对应于一个唯一的地址，或者说行和列的交叉就定义出了地址，而且每一个地址和某一特定的数据输入输出端口是相连的。一个存储芯片上的阵列（或者自阵列）数目是由整个存储器的大小、数据输入输出端口数目、存储速度要求、整个芯片的版图布局和测试要求所决定的。如图2-1所示存储阵列是由存储单元(cell)构成的矩形阵列。每一个单元都有自己独特的地址，通过外围的译码电路选中相应的单元进行读写操作。译码电路包括行译码电路和列译码电路，其中行译码电路用来从2k行中选中一行，列译码是从2n中列中选出一列。这样通过行译码列译码的共同作用来从阵列中选出相应的单元进行读写操作。灵敏放大器和写入电路用来对数据进行读写操作。在数据读出过程中，由于位线过长使得从单元中读出的信号很弱，需要用灵敏放大器来放大信号，加快数据的读出过程。写入电路用来进行数据的输入。控制电路主要用来控制数据的读写以及译码过程。通过相应的控制信号如读使能信号写使能信号等来控制数据的读写操作。图 2-1 SRAM的整体结构图2.1.1. 存储阵列SRAM有很多阵列结构，不同需求的SRAM需要不同的阵列结构。当需要实现一个N个字，且每字为M位的存储器时，最直接的方法是沿纵向把连续的存储单元字堆叠起来。如下图所示。图 2-2 N个字存储器的总体结构在这种结构中,可以通过选择一根字线(S0-SN-1)来进行读写操作。也就是说，从S0-Sn-1的字线信号中，有且只能有一条字线信号为高电平。这个方法虽然比较简单并在很小的存储器中能工作的很好，但是遇到较大的存储器时就会出现问题。假设要实现一个IKx8位的存储器，使用2.2(a)的结构就需要lK根选择线，这对布线与封装都构成难以克服的困难。插入一个译码器就可以减少选择信号的数目，如图2-2(b)所示。通过提供一个二进制编码的地址字A0一Ak-1来选择一个存储字。译码器把这一地址转换成N=2K根选择线，其中每次只有一根起作用。这一方法把例中1K根外部地址线的数目转变成10根地址线 ，从而事实上消除了布线和封装问题。对于更大容量的存储器，如果使用上述阵列结构，由于它的高度比宽度大太多倍，把存储单元连接到输入/输出的垂直线会过长，造成在运行时极慢。为了解决这个问题，不但要在行方向使用译码器，在列方向上也要使用译码电路，地址字被分成列地址和行地址。行地址可以读写一行的存储单元，而列地址可以从所选出的行中找出一个所需要的字，如图2-3。这种结构应用于64K到256K范围的存储器。对于更大容量的存储器，这种结构便会出现问题。由于阵列的长度和宽度都太大，导致字线和位线的长度太长，所以电容和电阻变得过大而出现了严重的速度下降问题。又因为金属互连导线RC延迟与长度平方成正比，所以整个存储器的访问时间同阵列宽度和高度的平方成正比同时又因为导线电容增大，使一次读写所消耗的能量也随尺寸增大而增加。图2-3阵列结构的存储器组织由上面了解到，大容量的存储器由于字线和位线的长度，电容和电阻变得过大而开始出现严重的速度下降问题。因此，较大的存储器在地址空间上再进一步增加一个层次，即对存储器进行分割形成层次化的阵列结构。对存储器的分割可以通过减少一条字线上连接的单元数目或一条位线上连接的单元数目来实现。通过分割可以降低存取操作时总的切换电容，从而降低存储器的功耗。比如将存储器分割成P个小块，每一小块与图2-3相同。如图2-4字的选择基于送入各块的行地址和列地址。此外还有一个地址成为块地址，负责在P个块中选出需要读写的一块。这样就显著降低了字线的长度，使读写速度较快。而且将存储器适当的分割成几个子模块有助于把存储器的工作功耗限制在整个存储阵列的有限区域内，块地址只用来激活被寻址的块，未被寻址的块处于省电模式，只消耗维持数据所需要的功耗，这样可以节省很多功耗。如图2-4，阵列被分为4块，在这个布局下，选择一个字线要经过两个步骤。首先通过块选择信号选择所需要的块，其次按照所选择的块的字线信号结合位线信号就可以选择所对应的单元。图 2-4 层次化的存储结构2.1.2. 灵敏放大器随着SRAM容量不断的增大，单元尺寸的不断缩小，位线变长，位线电容就相应增大，数据的读取时间也变的越来越长。为了提高读取的速度，必须减小数据关键路径上的延迟时间。减小SRAM的读取时间，一般有两种途径:一种有效方法是减少位线电容，另一种有效方法是在位线与输出缓冲单元之间加入灵敏放大器，减小位线电压摆幅，从而减小数据传输延时。所以，灵敏放大器应该具有以下功能:1. 灵敏放大器可以从存储单元读出小信号，转换成逻辑电平0和1，实现数据的有效读出。2. 由于位线电容是影响存储器速度的主要因素。所以灵敏放大器是提高存储器访问速度的关键。3. 高增益的灵敏放大器应该可以减小位线上的电压摆幅，可以显著减小功耗和增加速度。灵敏放大器按照电路类型可以分为差分型和非差分型。其中，差分型灵敏放大器把小信号的差分输入(即位线电压)放大为大信号输出。它具有很多优点，比如抗干扰能力强、电压摆幅大、偏置电路简单、线性度高等。差分型灵敏放大器能辨别出很小的信号差，它的速度相对非差分型来说较快。但是版图面积也相对较大。非差分型的灵敏放大器多用于非易失性存储器及顺序存储器。随着集成度的提高以及性能的优化，非差分型灵敏放大器越来越难以满足系统的要求。差分灵敏放大器、非差分灵敏放大器一般都采用电压工作模式。在存储器中，位线信号的准确值因芯片的不同而不同，甚至在同一芯片的不同位置也不会相同。1或0信号的绝对值可能会在一个很大的范围内变化。芯片中会存在多个噪声源，比如电路切换引起电源电压上的尖峰信号，或者字线和位线之间的电容串扰等。这些噪声信号的影响有时可能非常严重，特别是当被检测的信号幅值一般都很小的时候。差分型灵敏放大器的输入端一般与一对位线相连，但并不表示两根位线必须为其提供一对互补的逻辑信号，通常情况是，一根位线上为参考电压，另一根就提供与存储单元存储数据相对应的信号。差分放大器在有效抑制共模噪声和放大信号间真正差别的方面有很大作用。2.1.3. 地址译码器电路SRAM的性能有很大部分是通过借助外围电路比如译码器和灵敏放大器来提高。因此译码器的设计也很重要。数据的读出和写入的过程有很大一部分时间花在译码上，因此它也是SRAM功耗的重要组成部分。可以采取多级译码和字线脉冲的方法来降低功耗。多级译码的使用可以有效的减少字线的负载，从而降低功耗。字线脉冲的方法可以减小位线的电压摆幅，也进一步降低功耗。在SRAM中，译码器是由一系列的与非门或者或非门组成。它根据一组给定的地址去选中相应的单元来进行读写操作。在大容量的存储器中，译码器直接和存储单元阵列相连，译码器单元的几何尺寸必须和存储器内核尺寸匹配(节距匹配)。否则就会造成布线的极大浪费和由此引起的延时和功耗的增加。此外，译码器电路在SRAM中所占面积仅次于存储阵列。因此，译码器的设计对存储器的整体面积也有一定影响。利用译码器，我们可以用M个地址来表示2M个存储单元。所以，译码器在实现随机存取功能同时，还减少了管脚的封装数。因此，在存储器设计中，译码器的设计也是SRAM设计中的一个重要环节。它对减小SRAM芯片面积和功耗、提高工作速度都有很大的影响。SRAM的译码器种类有行译码器和列译码器。它们分别对应存储阵列的行和列。每一组地址经过译码器，唯一确定一个存储单元。在译码过程中，首先由行译码器选中一条字线，然后由列译码器选中一个位线，由字线和位线确定唯一要访问的单元。图 2-5 译码器电路如图2-5，译码器可以用与非门实现也可以用或非门实现。它的逻辑功能相当于一个具有2n输出n输入的与门功能。实际应用中由于不可能设计具有这么多输入的与门，所以在实际应用中译码器采用层次式与门结构。2.1.4. 控制电路SRAM的读写操作都是由一系列的时序过程按顺序来完成的，所以需要用控制电路来保证其能正确且有效工作。在图2-6所示的SRAM结构框图中，CSB，WEB和OEB分别称为片选控制端，写控制端和读控制端。在实际应用中，并不由它们直接来控制读写，而是通过一定的控制电路，使三者经过逻辑组合，再产生几个信号，来分别控制读写操作。对于存储容量比较大的异步SRAM，为了减少功耗和提高速度都会采用一种“地址转换监控电路(ATD)”。它能通过监测外部信号的变化自动产生内部控制信号如SE，控制灵敏放大器的开关信号，从而非常有效地降低功耗和提高存储速度。图2-6 SRAM的结构框图2.2. SRAM工作原理SRAM的存储单元是靠双稳态电路存储信息。如图2-7所示，M1、M3和M2、M4分别构成两个交叉耦合的倒相器，M5、M6为存取门管，作为读写操作的单元选择器件。WL为字线，BL和NBL是一对位线，VDD是电源，GND是地。SRAM的工作状态包括写入、读出和数据保持三种状态。写入状态是指将数据线上的数据写入到存储位单元的存储节点中；读出状态是指将存储在内部存储节点上的数据读出到数据输出口；数据保持状态是指在读写状态都不执行时，存储在存储节点上的数值保持原来状态。图2-7 SRAM存储单元逻辑图2.2.1. 数据写入向存储单元写入“1”的过程是：（1）当WL字线为低电平，置BL位线为“1”电平，NBL为“0”电平；（2）置WL字线为高电平，此时M5、M6导通；（3）存储单元的存储节点V2通过M6向NBL放电，达到“0”电平，M1截止；（4）BL位线通过M5，VDD通过M3，对存储节点V1充电至“1”电平，M2导通；（5）置WL字线为低电平，M5、M6管关闭，此时存储单元的结点V1处于“1”电平状态，V2处于“0”电平状态。这样就完成了向存储单元写入“1”的全过程。类似的方法可向存储单元写入“0”信号。通常SRAM存储单元都做成阵列结构，多个存储单元共用一根字线，在连续进行写入操作时，如果时序上配合不当，就有可能用前次位线上的数据改写同一根字线上的其他单元中的数据，进行高速存储器设计尤其要注意这一点。另外，SRAM存储单元中的MOS管合适的宽长比值是保证存储单元能够高速地进行写入数据操作的关键。2.2.2. 数据读出从存储单元读出“1”的过程是：（1）预充BL和NBL位线到“1”电平，此时WL字线处于低电平；（2）使WL字线为高电平，M5和M6导通；（3）NBL通过M6和M2（单元存“1”时，M2一直处于导通状态）迅速放电至“0”电平，M1仍然截止；（4）VDD通过M3和M5对BL充电，使BL保持在“1”电平，M2仍然导通；（5）去掉字线WL上的高电平；这样就完成了从存储单元读出“1”的全过程，而且是非破坏性读出。类似的方法可从单元读出“0”信号。由于单元管的尺寸很小，而位线通过单元管放电的速度很慢，为了提高读出速度，只要在位线上建立起一定的电压差就可以了，而不必等到一边位线下降到低电平。通过列译码器控制的列开关，把选中的单元位线读出的微小信号差送到公共数据线，再通过公共数据线送到灵敏放大器，把微小的信号差放大为合格的高低电平，最后通过缓冲器转换成单端信号输出。2.2.3. 数据保持SRAM维持状态：当外界不访问该单元时，字线WL处于低电平，这时使传输管M5、M6截止，位线BL、NBL和触发器之间的联系被中断，所以触发器状态不变，亦即存储的信息处于维持状态。2.3. SRAM的性能指标2.3.1. 存储容量 存储容量是半导体存储器存储信息量大小的指标，是指存储器所能容纳二进制信息的总量。半导体存储器的容量越大，存放程序和数据的能力就越强。一位二进制数为最小单位（bit），8位二进制数为一个字节（Byte），单位用B表示。容量通常用下式表示：SIZE=存储字数（单元数）存储字长（每单元的比特数）例如：1Mb=1M1bit=128K8bits=256K4bits=1M位1MB=1M8bits=1M字节2.3.2. 存取速度 存储器的存取速度是用存取时间来衡量的，存取时间又称为访问时间或者读写时间，它是指从启动一次存储器操作到完成该操作所经历的时间。例如，读出时间是指从CPU向存储器发出有效地址和读取命令开始，直到将被选单元的内容读出送上数据总线为止所用的时间；写入时间是指从CPU向存储器发出有效地址和写命令开始，直到信息写入被选中单元为止所用的时间。显然，存取越短，存取速度越快，存取速度对CPU与存储器的时间配合是至关重要的。如果存储器的存取速度太慢，与CPU不能匹配，则CPU读取的信息就可能有误。2.3.3. 存储器功耗存储器功耗是指它在正常工作时所消耗的电功率。通常，半导体存储器的功耗和存取速度有关，存取速度越快，功耗也越大。因此，在保证存取速度前提下，存储器的功耗越小，存储器件的工作稳定性越好。2.3.4. 可靠性和工作寿命半导体存储器的可靠性是指在规定的时间内，存储器无故障读写的概率。另一方面来讲，就是它对周围电磁场、温度和湿度等的抗干扰能力。由于半导体存储器常采用VLSI工艺制造，可靠性较高，寿命也较长，平均无故障时间可达数千小时。通常用平均无故障时间MTBF（mean time between failures）来衡量可靠性。MTBF可以理解为两次故障之间的平均时间间隔，越长说明存储器的性能越好。2.3.5. 集成度 半导体存储器的集成度是指它在一块数平方毫米芯片上能够集成的晶体管数目，有时也可以用每块芯片上集成的“基本存储电路”个数来表征。2.4. 稳定分析2.4.1. 稳定性综述嵌入式SRAM是SOC的重要组成部分，其稳定性直接影响SOC的性能。随着半导体技术的不断进步，MOS器件的尺寸不断缩小，这有利于提高SRAM性能，减小面积，降低功耗。然而，随着工艺特征尺寸的进一步缩小（尤其进入65nm以后），栅长L、栅宽W、氧化层厚度以及掺杂分布等工艺波动性，对器件带来的影响不容忽视，其中随机掺杂波动（Random Dopant Fluctuation，RDF）的影响最大，它会严重影响小几何尺寸晶体管（特别是SRAM单元）的阈值电压，导致失效率迅速上升。在数字电路中，工艺参数变化会很大程度上导致延时和漏电流变化。工艺参数变化分为全局参数变化与局部参数变化两种。其中全局参数变化会影响一个die内部所有的晶体管的参数(如阈值电压)，使得所有晶体管的参数同时增大或减少，但对die内晶体管之间失配影响很小。而局部参数变化指每个die内晶体管参数变化方向不同，有的增大，有的减小。局部变化又可分为系统变化和随机变化。系统变化指一个晶体管参数变化与相邻晶体管有关，随机变化指相邻两个晶体管的参数变化互不相干。系统变化不会造成相邻晶体管之间很大差异，而随机变化会造成相邻晶体管失配。综上所述，作为SOC关键部件的SRAM在先进工艺下更应关注稳定性的研究。目前，包括Intel，Renesas，MIT等知名IC设计制造公司和科研院已关注SRAM稳定性的研究。SRAM的稳定性主要包括读稳定性和写稳定性。图2-8 SRAM 6T 存储单元读稳定性指读操作时存储单元抗干扰的能力。读操作：如图2-8所示，首先位线BL和BLB被充电到高电平，然后字线WL变为高电平有效。假设反相器两个节点和电压分别为“0”和“1”，节点的低电压在字线电平变高后开始对BL放电。这个放电过程也会导致节点电压升高，在字线关闭之前，如果电压高过另外的反相器的翻转电压点(trip point)时，两个反相器就会翻转，节点电压变为“1”，节点电压变为“0”，这样原来存储在单元中的内容就遭到破坏。所以要想提高读稳定性，就是要保证在字线关闭之前，节点最高电压小于反相器翻转电压，这两个电压差叫做读裕度(read margin，RM)。假设由于随机掺杂导致MP2的Vt变小，则电压被抬地更高，就有可能到达反相器翻转电压，使原有数据翻转。业界常用SNM表示读稳定性，SNM越大，抗噪声越强，单元内部数据越不容易受破坏。写稳定性指外部向存储单元写入新数据的难易程度。写操作：如图2-8所示，首先位线BL和BLB被充到高电平，然后新数据写入，之后字线WL变为高电平有效。假设新数据写入之前节点电压为“1”，节点电压为“0”。写入的新数据将BLB上的电平拉到“0”，字线有效后，BLB对节点放电，使得它的电压逐渐下降，如果在字线关闭之前，的电压低于反相器的翻转电压，则新的数据写入到存储单元中。假设由于随机掺杂导致MN1的Vt变小，则点的电压没有低到反相器翻转电压，和点的电压就还保留原来的值，新数据写入失败。由此可知，要想提高写稳定性，就要保证在字线关闭之前，NVl节点放电后的电压远小于反相器翻转电压。这个电压差叫做写裕度(write margin)。在90纳米之前，SRAM的读写稳定性可通过调节存储单元的尺寸来保证。Belta Ratio是描述读稳定性的参数，定义为驱动管和传输管驱动能力之比，即IpdIpg。工程上习惯用两者的宽长比来衡量，(WL)MN1(WL)MN3。这也可以借助欧姆定律理解，实际上当字线WL有效后，此时BL被充电到高电平，会形成传输管-驱动管的直流通路。而就处于传输管和驱动管的交点。由欧姆定律可知，的电压：=VddRpd(Rpd+Rpg)。Rpd和Rpg分别为驱动管和传输管的等效电阻。(WL)pd(WL)pg越大，驱动管比传输管驱动能力越强，则驱动管的等效电阻越小，越小。假设Vtrip不变，减小，读稳定裕度增加，存储单元中的内容在读过程中不易被破坏。AlphaRatio是描述写操作难易程度的参数，或者说是写稳定裕度，定义为负载管和传输管驱动能力之比，即IpuIpg。工程上，习惯用两者的宽长比来衡量，(WL)pu(WL)Pg。当字线WL有效后，BLB被外部写入的数据拉到低电平，会形成负载管传输管BL的直流通路。而NVl就处于传输管和负载管的交点。由欧姆定律知，NVl的电压=VddRpg(Rpu+Rpg)。Rpu和Rpg分别为负载管和传输管的等效电阻。(WL)pu(wL)Pg越小，负载管比传输管驱动能力越弱，则负载管的等效电阻越大，越小。所以，越小，写稳定裕度增加，外部数据越容易写入到存储单元。在所有的参数波动来源中，由沟道区随机掺杂引起阈值电压变化对小尺寸晶体管的失配影响最大，尤其是在面积要求苛刻的SRAM存储单元中更是如此。参数变化带来的影响与晶体管尺寸有关，为了降低这种不利影响，可以优化晶体管的长和宽，但是对SRAM而言，任何优化都必须考虑到面积和漏电流，而且SRAM的组织形式，如列数，行数和冗余列数，都影响到失效概率。因此，采用统计的方法设计SRAM单元和架构对降低失效概率和提高纳米技术的良率很重要。SRAM的失效包括读失效、写失效、保持失效、访问时间失效等。2.4.2. 读失效图2-9 SRAM 6T存储单元如图2-9，VL=“1”，VR=“0”，由于分压关系，R点电压VR会升高为Vread，如果Vread电压高于反相器PLNL的翻转电压Vtriprd，单元内容就翻转。这就是读失效。如果传输门AXR的驱动能力比驱动门NR强，则Vread电压就升得很高。衡量这两个晶体管强弱的参数为BRnpd-nax，定义： (2-1) BRnpd-nax值越小，Vread越高，越容易出现读失效。然而这个定义并没有考虑到阈值改变带来的影响，它会造成单元内晶体管驱动能力波动。假设传输管阈值电压升高，驱动管阈值电压减低，Vread就高于设计值，容易导致读失效。同样，反相器PL-PN的强度也影响它的翻转电压Vtriprd。尽管设计时翻转电压Vtriprd不会低于Vread，工艺参数波动导致驱动管阈值升高，负载管阈值降低，Vtriprd就有可能低于Vread，导致读失效。值得注意的是，不同晶体管驱动强度失配造成读失效，这种失效是由于局部随机参数变化引起，并非全局参数变化引起。2.4.3. 写失效要想写“0”到存有“1”的单元中，节点AXL电压需要通过BL放电到低电平Vwr，Vwr的值取决于负载管和传输管的分压关系，如果字线WL在高电平有效时间Twl内，VL电压不能降低到PR-NR的翻转电压Vtripwr，就出现写失效。在设计时，保证BRnpd-pup大于1，使写时间小于Twl。定义： (2-2)然而，工艺参数变化造成晶体管驱动强度变化，有可能增加写时间。例如，负载管阈值减小，传输管阈值增加，写时间增加，写数据失效。所以静态的BRnax-pup并不足以降低写失效概率。而且，增大传输管尺寸，缩小负载管尺寸，会增加读失效概率。所以必须在读失效和写失效概率之间做优化。同样，造成晶体管之间的失配是由于die内随机参数变化引起。2.4.4. 访问时间失效单元访问时间定义为两根位线BL和BLB发电电压差(V=0.1VDD)所需时间。当发电0.1VDD所需时间大于最大可容忍时间TMAX时，灵敏放大器就不能正确放大信号，从而造成读出错误数据。当传输管和(或)驱动管的阈值电压升高时，访问时间就会增加，导致访问时间失效。为了减少访问时间失效，传输管和驱动管尺寸不能做的太小。这种失效既可以由局部参数变化引起，又可以由全局参数变化引起。2.4.5. 数据保持失效在standby模式，系统会降低SRAM的电压以减少漏电流，如果电压降低导致存储数据翻转，就会出现数据保持失效。SRAM电压降低时，存储“l”的节点电压会随着降低，如果负载管导通电流不够大，驱动管有漏电流，节点电压降低加剧。如果电压低过PRNR反相器的翻转电压，数据就翻转。所以standby模式SRAM电压必须足够高，以确保数据保持正常。然而，假如参数变化导致驱动管NL阈值电压降低，而负载管PL阈值电压升高，与此同时NR阈值升高，PR阈值降低(这会导致PR-NR反相器翻转电压升高)，原本正常的standby电压下，数据也会丢失。2.4.6. 随机掺杂影响及其抵消方案前面已经指出，随着工艺特征尺寸的进一步缩小，栅长L、栅宽W、氧化层厚度以及掺杂分布等工艺波动对MOS晶体管带来的影响不容忽视，其中随机掺杂波动（Random Dopant Fluctuation，RDF）的影响最大，它会严重影响小几何尺寸晶体管（特别是SRAM单元）的阈值电压，导致失效率的迅速上升。作为存储器最基本、最重要的部分，常规6管SRAM的失效率会直接影响存储器乃至芯片的良率。在芯片设计之初忽略这些深近（亚）微米效应会降低芯片的良率，甚至会导致致命的失效。所以在纳米级IC设计中对电路鲁棒性的建模十分重要。我们针对电路中非常重要同时对工艺波动容忍性较差的6管SRAM存储单元访问失效率进行建模。（1）RDF条件下常规六管存储单元失效模型由公式可得，可以通过增加器件尺寸减小由RDF引起的阈值电压漂移现象。但是，对于像SRAM 之类的需要严格控制几何尺寸的逻辑单元而言，此方法具有一定的局限性。图2-10常规六管存储单元访问时间是指在位线上产生预定位线电压差（通常为敏感放大器激活电压）所需的时间。假定Q “1”，NQ “0”，则读操作时位线NBL在通过晶体管MN6和MN2放电的同时通过MP4的近（亚）阈值漏电流（Isub）充电（），而BL通过MN5、MN1及其他连接在BL位线上的单元放电（）。电流、由公式(2-3)表示。 (2-3)N为位线上连接的单元数。因为，位线上产生电压差，当电压差大到足够激活敏感放大器时，敏感放大器传递并放大位线上的电压差，这样内部信号就传递到外部总线上。根据定义，访问时间可以由公式(2-4)表示。 (2-4)其中、为位线上电容，包括匹配管的结电容和连线电容。在较小时， 近似为常数，同样当和较小时Igate、Ijunction、Isub为常数，即和可表示为时间的线性函数。此次进一步假定： (2-5)则可推出： (2-6)当N足够大时，上式近似为： (2-7)近似服从正态随机分布，区间内处处“平滑”。考虑到每个晶体管沟道区的掺杂数和掺杂分布只与自身的几何尺寸及制作工艺相关，且各晶体管之间基于RDF的漂移相互独立，即MN6、MN2基于RDF的漂移相互独立。可以得到的期望和标准方差，如公式(2-8)所示： (2-8)是匹配管MN6，下拉管MN2的标准方差。图显示了在HSPICE蒙特卡罗模拟下的分布结果与理论计算值的拟合，结果表明此次的解析结果与仿真结果相符。图2-11 Spectre蒙特卡罗模拟分析结果值得注意的是即使完全满足设计要求的6T SRAM也会由于RDF引起的阈值电压漂移产生访问失效，即可能由于RDF效应的存在使位线上产生足够激活敏感放大器的电压差所需时间大于最大容忍时间（）。这样，此次利用访问时间大于容忍时间的概率建模6管SRAM访问模型的失效率。 (2-9)其中是的分布函数。 (2)六管存储单元受RDF的影响及其抵消方案从图2-12可以看出，由于RDF效应的存在，工艺进步引入的降低电源电压和阈值电压正向漂移均可劣化访问失效率。但是，RDF很难通过外部控制的制造过程解决，所以如何在保证逻辑部件正常工作的前提下抵消它带来的影响，成为设计者需要考虑的问题。（a）（b）图2-12（a）降低电源电压与六管SRAM失效率的关系和（b）阈值电压波动与六管SRAM失效率的关系由公式 (2-8)可得与联系紧密，而由MN6、MN2的阈值电压决定。通过简单分析可得，MN6、MN2的阈值电压增加，增加，且匹配管MN6阈值电压的漂移对6管SRAM的影响较大。图2-13为与MN2、MN6阈值电压漂移值的对应关系，也恰当地证明了上述分析。图2-13 访问时间与MN6，MN2阈值电压漂移关系具体设计中考虑到偏置技术对阈值电压有校准作用，此次针对6管SRAM存储单元可能采用的偏置技术（位线偏置和匹配管栅偏置）对访问时间的影响进行模拟。(a)(b)图2-14 (a)匹配管栅极偏置和（b）位线偏置条件下访问时间的偏差模拟环境为：器件模型采用SMIC 65nm工艺，单元比为2，位线电容为0.05pf，电源电压为1V，预充位线电压为0.7V。考虑到较低的敏感放大器的激活电压对系统的静态噪声容限（static noise margin ，SNM) 影响较大，所以此次选择敏感放大器的激活电压为0.35V。结果如图2-14所示，位线偏置技术和匹配管栅偏置技术对均能产生一定的影响，其中匹配管的栅偏置技术的效果较为明显。鉴于晶圆内基于PDF的阈值电压漂移具有方向性，所以在实际设计的允许范围内有针对性的加入偏置技术，对抵消阈值电压漂移具有一定的意义。仅供学习与交流，如有侵权请联系网站删除 谢谢23