附录3-用数据流描述方式重写2-4译码器.docx

附录1 Verilog 关键字（保留字）
always and assign begin buf buf if0 bufif1 case casex casez cmos deassign default defparam disable edge else end endcase endmodule endfunction endprimitive endspecify endtable endtask event for force forever fork function highz0 highz1 if ifnone initial inout input integer join large macrmodule medium module nand negedge nmos nor not notif0 notif1 or output parameter pmos posedge primitive pull0 pull1 pullup pulldown rcmos real realtime reg release repeat rnmos rpmos rtran rtranif0 rtranif1 scalared small specify specparam strong0 strong1 supply0 supply1
table task time trantranif0 tranif1 tri tri0 tri1 triand trior trireg vectored wait wand weak0 weak1 while wire wor xnor xor

附录2Verilog HDL操作符
1、算术运算符
+ - * / % **(平方运算符)
2、关系运算符
== 等于
！= 不等于
<
>
<=
>=
===等于（包含高阻态z和不确定状态x）
！== 不等于（包含高阻态z和不确定状态x）
声明关系假返回0，真返回1，不确定返回x
3、逻辑运算符
运算结果都是一位逻辑值
&&
||
！
4、位运算符
按位进行逻辑运算
1）取反 ~
2)与&
3）或|
4）异或^
5)同或^~
5、缩减运算符
单目运算符包括与&
与非~&
或|
或非~|
异或^
同或~^
缩减运算符是对单个操作数进行逻辑运算，最后结果为一位的二进制数。
reg [3:0] a;
b= &a;//等效于b=((a[0]&a[1])&a[2])&a[3];
6、移位运算符
>>右移
<<左移
7、条件运算符
？：是三目运算符
格式
sigal = condition ?true_expression:false_expression;
类似c中的表达式
8、位连接运算符
可以将多个信号的某些位连接起来进行运算操作，其符号为{}

Verilog操作符的优先级

注：从上向下优先级递减。

用数据流描述方式重写2-4译码器
1、 源程序deco2_4_flow.v
module deco2_4g(
a,
b,
y
);

input a;
input b;
output[3:0] y;

wire an,bn;

assign an = ~a; //not(an,a);
assign bn = ~b; //not(bn,b);

assign y[0] = an & bn; //and(y[0],an,bn);
assign y[1] = a & bn; //and(y[1],a,bn);
assign y[2] = an & b; //and(y[2],an,b);
assign y[3] = a & b; //and(y[3],a,b);

endmodule

2、 测试程序
`timescale 1ns / 1ns
module test_deco2_4_flow;

wire [3:0] y;
reg a;
reg b;

deco2_4g uut(
.y(y),
.a(a),
.b(b)
);
initial
begin
//-------------------------
a=1'b0; b=1'b0;
//-------------------------
#100
a=1'b1;
//--------------------------
#100
a=1'b0;b=1'b1;
//----------------------------
#100
a=1'b1;
//----------------------------
#100
a=1'b0; b=1'b0;
//----------------------------
//-------------------------
a=1'b0; b=1'b0;
//-------------------------
#100
a=1'b1;
//--------------------------
#100
a=1'b0;b=1'b1;
//----------------------------
#100
a=1'b1;
//----------------------------
#100
a=1'b0; b=1'b0;
//----------------------------

end

endmodule
3、仿真波形

展开y后的仿真波形