基于FPGA和LabWin...频DAC测试方案开发与实现_王兵.pdf

2023年第47卷第4期150标 准 与 检 测标 准 与 检 测tandards TestingS文献引用格式：王兵，王美娟，汪芳.基于 FPGA 和 LabWindows 的音频 DAC 测试方案开发与实现 J.电声技术，2023，47（4）：150-153.WANG B，WANG M J，WANG F.Development and implement of audio DAC testing based on FPGA and LabWindowsJ.Audio Engineering，2023，47（4）：150-153.中图分类号：TN934.3；TP331.1 文献标识码：A DOI：10.16311/j.audioe.2023.04.042基于 FPGA 和 LabWindows 的音频 DAC 测试方案开发与实现王 兵，王美娟，汪 芳（无锡力芯微电子股份有限公司，江苏 无锡 214028）摘要：电子设备集成度的提高对于音频集成电路生产和测试等环节的要求越来越高，尤其是音频数模转换器（DigitaltoAnalogConverter，DAC），本质上为数模混合信号电路，采用数模混合信号自动化测试设备（AutomaticTestEquipment，ATE）价格昂贵，而采用传统自动测试仪测试覆盖率低、测试时间长，导致这类电路的测试成本较高且测试产能不足。介绍了一种基于现场可编程门阵列（FieldProgrammableGateArray，FPGA）和 LabWindows 的音频 DAC 电路测试方案，硬件上用 FPGA 实现音频测试所需的直接数字频率合成（DirectDigitalFrequencySynthesizers，DDFS）模块，软件上通过运用LabWindows 自带的采样、加窗、快速傅里叶变换（FastFourierTransform，FFT）等数字信号处理函数，快速准确地测试各项模拟参数，并在用户界面（UserInterface，UI）显示测试值和后台保存测试数据。关键词：音频数模转换器（DAC）测试；LabWindows；现场可编程门阵列（FPGA）；直接数字频率合成（DDFS）；自动化测试设备（ATE）；数字信号处理Development and Implement of Audio DAC Testing Based on FPGA and LabWindowsWANGBing,WANGMeijuan,WANGFang(WuxiETEKMicroelectronicsCo.,Ltd.,Wuxi214028,China)Abstract:Withtheimprovementoftheintegrationofelectronicequipment,therequirementsfortheproductionandtestingofaudiointegratedcircuitsaregettinghigherandhigher.Inparticular,theaudioDigitaltoAnalogConverter(DAC)isamixed-signalcircuit,andtheAutomaticTestEquipment(ATE)withmixed-signalisexpensive,whilethetraditionalautomatictesterhaslowtestcoverageandlongtesttime,whichleadstohightestcostandinsufficienttestcapacity.ThispaperintroducesanaudioDACcircuittestschemebasedonFieldProgrammableGateArray(FPGA)andLabWindows.ThehardwareusesFPGAtorealizethedirectdigitalfrequencysynthesizers(DDFS)moduleneededforaudiotest.Inthesoftware,byusingthedigitalsignalprocessingfunctionssuchassampling,windowingandFastFourierTransform(FFT)thatLabWindowscomeswith,variousanalogparameterscanbetestedquicklyandaccurately,andthetestvaluescanbedisplayedintheUserInterface(UI)andthetestdatacanbesavedinthebackground.Keywords:audioDigitaltoAnalogConverter(DAC)testing;LabWindows;FieldProgrammableGateArray(FPGA);DirectDigitalFrequencySynthesizers(DDFS);AutomaticTestEquipment(ATE);digitalsignalprocessing0 引 言音频集成电路在日常设备中发挥着无可替代的作用，这类电路能够将数字信号转换为人耳可以识别的信号，是人机交互中不可或缺的重要环节。音频数模转换器（Digital to Analog Converter，DAC）电路是结合了模拟电路与数字电路的混合信号集成电路，其自动化测试比一般电路更具挑战性。业界的泰瑞达（Teradyne）、爱德万（ADVANTEST）、安作者简介：王 兵（1981），男，本科，工程师，研究方向为集成电路测试和应用。2023年第47卷第4期151Standards TestinG标 准 与 检 测标 准 与 检 测捷伦（Agilent）等公司都是混合信号芯片测试设备的主要供应商，这类测试系统的价格比较昂贵，一般封装厂和测试工厂不会大批量采购，测试产能有限。而通用的集成电路自动化测试设备（Automatic Test Equipment，ATE），对于音频电路中复杂交流参数的测试则不能完全覆盖。鉴于上述原因，基于现场可编程门阵列（Field Programmable Gate Array，FPGA）开发用于音频测试的直接数字频率合成（Direct Digital Frequency Synthesizers，DDFS）模块1-2，同时采用美国国家仪器有限公司（National Instruments，NI）的 PCIE-6251 采集卡采集模拟输出波形，通过 LabWindows自带的数字信号处理函数测试音频 DAC 输出波形的频率、幅度、总谐波失真（Total Harmonic Distortion，THD）、互调失真（Inter-Modulation Distortion，IMD）以及总谐波失真加噪声（Total Harmonic Distortion+Noise，THD+N）等关键参数3-4。1 硬件设计方案硬件设计 方 案 包 括 音 频 DDFS 的 FPGA 实现、PCIE-6251 采集卡设置以及静态电源电流（Integrated Circuit Quiescent Current，IDDQ）测试外围电路。1.1 音频 DDFS 的 FPGA 实现DDFS 模块设计以 XC6SLX9 FPGA 为核心，其内部拥有丰富的块 RAM（Block RAM）资源、时钟管理单元以及时钟锁相环，非常适合实现多种波形存储只读内存（Read Only Memory，ROM）和稳定的串行数字音频（Inter-IC Sound，I2S）总线时序电路。音频 DDFS 模块由串行接口、相位累加器、波形存储 ROM、数字增益控制以及 I2S 驱动接口组成5，其中相位累加器又由频率控制字、累加器以及相位寄存器组成6。串行接口接收来自 PCIE-6251 板卡的串行设置数据，将串行数据解析为 DDFS 工作模式、频率控制字、数字增益控制以及 I2S 模式等数据并送到相应的模块。相位累加器接收 DDFS 工作模式和频率控制字后，选择DDFS 的工作模式，在 DDFS 时钟的驱动下，根据频率控制字以一定步进对波形存储 ROM 进行查找表（Look-Up-Table，LUT）寻址，步进的大小决定输出频率的快慢。从波形存储 ROM 得到的波形数据被传递给数字增益模块，数字增益模块根据解析后的数字增益数据来衰减信号。衰减后的波形数据由 I2S 接口模块按照不同的 I2S 数据格式打包发送给被测音频 DAC，DAC 将数字信号转换为模拟信号，再经过低通滤波器平滑滤波后，就得到了连续的正弦波或者双音频模拟信号，这就是音频 DDFS的工作原理。音频 DDFS 原理框架如图 1 所示。1.2 PCIE-6251 采集卡设置DDFS 输出数据信号经被测 DAC 转换后，输出的模拟信号送至 PCIE-6251 的模拟输入通道 CH0和 CH1。由于音频 DAC 为单端输出，采集卡的 CH0和 CH1输入也设置为单端输入。通常在输出最高频率为 20 kHz 的正弦波时，为了满足足够的采样精度，一个正弦波周期需要采样10个点以上。同时，为了兼顾采集卡缓冲区占用大小和后续数字信号处理的速度，将采集卡采样频率设定为 fs=200 kHz，采集缓冲区设置为每通道 4 096 点。在输入端插入一阶阻容（Resistance Capacitance，RC）低通抗混叠滤波器7，根据奈奎斯特采样定理，将滤波器截止频率设为 fs/2=100 kHz，从而有效抑制 fs/2 带宽外的噪声和干扰。需要注意的是，尽量选用 C0G 陶瓷电容或者 CBB 聚丙烯电容，这两类电容具有较低的 THD+N 参数。串行接口相位寄存器SCLKSDINRST _NCS_N频率控制字波形存储R OM数字增益控制I2S驱动接口MCLKLRCKBCKDATAD DF S时钟相位累加器串行输入接口I2S接口图 1 音频 DDFS 原理框架2023年第47卷第4期152标 准 与 检 测标 准 与 检 测tandards TestingS2 软件设计方案测试软件采用 LabWindows 开发，主要实现数据采集、数据信号处理、显示和保存。简化的音频DAC 电路测试流程如图 3 所示，分为用户 UI 界面开发、数据采集、信号处理以及数据保存等部分。变量初始化U I界面获取测试上下限IDD Q满足规范模拟波形参数测试满足规范IDD Q 电流值采样U I界面显示后台数据保存模拟波形采样数字信号处理U I界面显示后台数据保存测试结束良率统计YYNN图 3 音频 DAC 电路测试流程软件设计的核心是数据采集和数字信号处理，由于是非相干采样8，采样的 DAC 波形并不是 ROM 波形点数的整数倍，采集后的波形数据需要通过窗函数运算，以抑制后续快速傅里叶变换（Fast Fourier Transform，FFT）中基波周围旁瓣的幅度9。经过窗函数运算后，再进行 4 096 点 FFT、谐波分析等运算才能得到正确的基波幅度、频率以及 THD+N 等关键参数。将运算后的参数与上下限比较，得到 Pass/Fail 测试结果，同时在 UI 界面显示测试数据和后台保存测试数据。当所有参数测量结束后，根据测试结果统计良率和具体失效项。3 实际测试结果对比基于 ET4334 音频 DAC 的 IDDQ 静态电流测试结果如图 4 所示，THD+N 测试结果如图 5 所示。IDDQ/A被测器件图 4 IDDQ 静态电流测试结果THD+N/dB被测器件图 5 THD+N 测试结果由 图 4 可 知，IDDQ 静 态 电 流 测 试 数 据 与STS8200 ATE 最大误差为 2.4%，误差主要来源于 STS8200 ATE 用电压源加压测流来测试 IDDQ，到达 ET4334 的 VDD 上的电压是精确的 5 V，而PCIE-6251 测试板测试时，电流采样电阻上的近100 mV压降导致IDDQ电流测试偏小。由图5可知，PCIE-6215 和 STS8200 ATE 的 THD+N 测试数据最大误差为 3.2%，误差的主要原因为 ATE 的采集卡和 PCIE-6215 的模拟采样通道不同。综合对比情况下，误差都在可接受的范围内，不影响大规模量产测试。5 结 语文章开发了一种基于 FPGA 和 LabWindows的音频 DAC 测试方案开发，该系统通过 DDFS 在FPGA 上的实现，解决了音频 DAC 测试中 I2S 数2023年第47卷第4期153Standards TestinG标 准 与 检 测标 准 与 检 测据产生、测试频率可选、测试模式多变以及幅度可编程等实际难题，同时借助 FPGA 内部的时钟管理和 PLL 模块，有效提高了 I2S 信号稳定度和模拟参数的测量精度。使用 LabWindows 软件配合PCIE-6251 采集卡和外围电路，完成了 IDDQ 电流、THD+N 参数的测试，同时在测试过程中显示测量值和保存测试数据。实际使用中，本测试方法的误差在可接受范围内，能够替代昂贵的数模混合 ATE测试仪，极大降低了音频 DAC 电路的测试成本，具有很大的工程使用价值，已经用于多个型号的音频DAC 量产测试。参考文献：1张仁民，钱莹晶，李健.基于 DDFS 的程控音频仪器测试信号源设计 J.电子设计工程，2013，21（7）：55-58.2AMEURNB，MASMOUDIN，LOULOUM.DesignandFPGA-basedmulti-channel，lowphase-jitterADPLLforaudiodataconverterC/2013IEEE11thInternationalNewCircuitsandSystemsConference，2013.3黄美莲.芯片音频参数智能测试方案设计与实现 J.数字通信世界，2020（10）：86-87.4王凯敏.音频失真度测量的研究 J.科技创新导报，2015，12（27）：63-64.5钱坤，杨秀芝，郑明魁，等.基于 FPGA 的 I2S 转 AES/EBU 音频转换系统的设计 J.电子器件，2019，42（4）：984-989.6董殿国，侯文.基于 FPGA 的 DDS 信号发生器设计 J.电子制作，2023，31（1）：16-18.7武媛媛，徐克欣，陈丹，等.一种 ADC 前端无源差分抗混叠滤波器设计 J.电子与封装，2023，23（4）：42-46.8陆明.高速数模转换芯片动态特性高精度量产测试技术研究 J.机电信息，2020（12）：82-85.9付江铎，伍民顺，班诚，等.应用于高精度 ADC 频谱测试的改进加窗技术 J.电子测量与仪器学报，2020，34（5）：9-15.编辑：郭芳园择合适的调制参数可以优化系统的误码率和信号带宽。因此，对于调制方式和调制参数的选择需要进行充分的分析和比较。4.3 带宽和传输速率匹配数字水声通信系统的带宽和传输速率之间存在一定的匹配关系。如果传输速率过高，就需要相应地增加带宽，以支持高速传输。带宽的增加可能会导致信噪比下降，缩短传输距离，因此在设计数字水声通信系统时需要对带宽和传输速率进行匹配，并实现充分的优化。4.4 接收机的设计和优化数字水声通信系统的接收机设计对系统性能的影响非常关键。优秀的接收机设计可以提高系统的抗干扰性能，延长传输距离，并减小系统的误码率。因此，在数字水声通信系统的设计和实现过程中，需要对接收机进行充分的优化和测试。5 结 语综合分析高速数字水声通信系统的研究内容，包括数字水声通信技术、高速数字水声调制技术、高速数字水声调制解调技术以及系统的性能分析与优化。根据数字水声通信系统的基本原理、应用领域以及发展趋势，在具体应用中采用不同的调制方式和解调方式，实现时钟恢复与同步，降低系统误码率，为高速数字水声通信领域的发展奠定坚实的基础。参考文献：1张玉良，高路，贺志强，等.高速数字水声通信系统的研究 J.声学与电子工程，2002（4）：6-12.2吴志强，李斌.基于电流场的水下高速数字通信方法及实现 J.传感技术学报，2010，23（11）：1590-1593.3党华，仲顺安，陈越洋.高速自适应水声语音系统的设计与实现 J.北京理工大学学报，2009，29（4）：356-359.4周锋，陆洪武，姜俊奇.OFDM 水声通信信道估计技术研究 J.电子技术应用，2009，35（7）：101-104.5王小阳，章宇栋，童峰.采用多通道信道均衡的调频水声语音通信 J.兵器装备工程学报，2019，40（1）：168-172.编辑：郭芳园（上接第 149 页）