DCAstro设计流程初级手册.doc

DC、Astro设计流程初级手册DC、Astro设计流程初级手册第一部分逻辑综合 这一部分主要在目录syn下进行。第一节 数据准备（此部分已完成，下面的文字仅作说明，无需操作）首先把stand cell、pad和ram的db库拷贝到syn/library下，把源代码（.v）拷贝到了syn/source下，把dc的setup文件（.synopsys_dc.setup)拷贝到syn下，把综合的脚本（包括约束脚本）拷贝到syn/scripts下，并且创建了syn/output和syn/reports准备接收综合结果。第二节 运行Design Compiler进行逻辑综合进入syn目录，在tcl模式下启动综合器：%dc_shell-t调用tcl脚本进行综合：dc_shell-tsource scripts/run.tcl这一步可以自动完成整个综合过程。具体细节可参见syn/ scripts下的run.tcl和cons.tcl文件。完成以后，可以看到syn/output和syn/reports目录下有相应的文件输出。退出dc_shell-t。第三节 数据分析综合过程中在syn/output下产生了4个文件，其中sdf是标准延时文件，用于仿真时的时序反标，sdc是标准的约束文件，用于约束后面的布局布线。在syn/reports目录下产生了时序和面积的报告。从报告文件中可以看出，时间上，最大的slack为-0.51ns，相对于时钟周期8ns较小，基本上可以进行布局布线。总面积约为0.228um2，且大部分为pad所占。这是我们进行下一步布局布线的依据。说明：1、因为setup timing往往是比较关键的，我们综合时使用了slow库作为目标库。2、综合时，把stand cell（sc）的库设为target_library，把sc、io、ram以及sythetic_library通通设为link_library。3、输入驱动和输出负载使用pad模型模拟实际的驱动和负载。4、input_delay通常设为时钟周期的60%左右，output_delay大约设为时钟周期的30%。5、把设计中pad和ram相应的cell设为dont_touch。6、主要是考虑到我们加的约束比较严，因此可以接受-0.51ns的slack作为布局布线的起点。第二部分布局布线这一部分主要在目录P-R下进行。第一节数据准备（黑体字部分需要操作完成）首先，把stand cell、pad和ram的milkyway库拷贝到P-R/ref_lib下，把布局布线的脚本拷贝到P-R/script下，把和工艺相关的文件拷贝到P-R/star_rcxt和P-R/tech下，把层次定义文件拷贝到P-R/map下，并且创建了P-R/design_data和P-R/report两个空目录。另外，我们还需要将综合得到的syn/output目录下的fifo_mapped.v和fifo_mapped.sdc文件拷贝到P-R/design_data目录下。第二节布局布线1、创建milkyway设计库（参见Astro培训教材lab 5a的task1和task2）1）在P-R目录下启动Astro。2）在Astro界面中选择菜单Tools - Data Prep，此时可以看到Astro菜单栏的条目发生了变化。3）选择菜单Library - Create，弹出对话窗口。在Library Name中填入fifo，在Technology File Name中填入tech/umc18_6lm.tf，打开Set Case Sensitive选项，点击”OK”。（忽略warning，下同）之后可以发现多了P-R/fifo目录，这就是当前设计库所在目录。4）Library - Add RefLibrary Name填入fifo，Ref Library Name填入ref_lib/sc，点击Apply。Ref Library Name填入ref_lib/io，点击Apply。Ref Library Name填入ref_lib/ram，点击OK。5）Library - Show RefsLibrary Name填入fifo，点击OK。可以看到sc、io和ram的库已经绑定到设计库了。6）Netlist In - Verilog InVerilog File Name填入design_data/fifo_mapped.vLibrary Name填入fifoNet Name for 1b0填入GNDNet Name for 1b1填入VDD点击OK这一步将fifo综合得到的门级网单绑定到设计库中。7）Netlist In - ExpandLibrary Name填入fifoUnexpanded Cell Name填入fifo_with_pads.NETLExpanded Cell Name填入fifo_with_pads.EXP点击Global Net Options按钮，弹开新的对话窗口Net Name和Port Name都填入GND，点击Apply，可以看到Number Defined由0变为1Net Name和Port Name都填入VDD，点击Apply，可以看到Number Defined由1变为2点击Hide关闭子窗口，回到原来的对话窗口，点击OK等效地，也可以在Astro命令输入栏中直接输入命令load “script/1_data_prep.cmd”完成整个操作过程至此，整个设计库创建完毕。可以进入P-R/fifo中观察所得结果。2、创建设计单元（参见Astro培训教材lab 5a的task3、task4和task5）1）Tools - Astro，回到普通工作模式下。2）Library - OpenLibrary Name填入fifo，点击OK3）Cell - CreateCell Name填入fifo_with_pads，点击OK4）Design Setup - Netlist: Bind NetlistNet Cell填入fifo_with_pads.EXP，点击OK5）Cell - Hierarchy Preservation: Initialize Hierarchy InformationFlattened Cell Name填入fifo_with_pads.CELHierarchical Net Cell Name填入fifo_with_pads.NETL点击OK6）Cell - Hierarchy Preservation: Mark Module Instances PreserveFlattened Cell Name填入fifo_with_pads.CEL，点击OK7）Cell - Save AsCell Name填入2_design_setup，点击OK等效地，也可以在Astro命令输入栏中直接输入命令load “script/2_design_setup.cmd”完成整个操作过程至此，整个设计单元创建完毕。进入P-R/fifo/CEL目录中可以看到里面有design_setup单元。3、初始化布局（参见Astro培训教材lab 6a的task1、2、3、4）从综合的结果看，本设计属于pad-limited类型，即芯片面积主要由pad决定。我们做布局规划的时候主要考虑pad的摆放。源设计中总共有14个pad，分4边摆放，每边最多4个。此外，每边还要另加两个电源pad（分别给pad和core供电，即后边即将提到的PVDDR和PVDDC）和两个地pad（PVSSR和PVSSC）。因此，每边最多8个pad，外加2个corner pad。每个pad的尺寸是194.90 um60.12um，每个corner pad的尺寸是194.90 um194.90 um，摆放时给pad和pad之间留大约20um的间距，则由此可得每边的长度大约为60820920021060um。Pad环往内每边再留100um布电源环，则最终可得core的尺寸为460um460um。1）导入pad信息Design Setup - TDF: Load TDFTDF File Name填入script/io.tdf，点击OK2）初始化布局Design Setup - Floorplan: Set Up Floorplan打开width & height 选项Row/Core Ratio填入0.7 （标准单元所占面积不大，可以适当降低core的利用率）Core Width填入460Core Height填入460打开Double Back和Flip first row选项Core To Left填入100Core To Bottom填入100Core To Right填入100Core To Top填入100点击OK此时刷新cell窗口，可以得到下图所示的布局：3）填充pad fillerPostPlace - Filler Cell: Add Pad Fillers，弹出对话框在Astro命令栏里输入load script/set_pad_fillers.cmd回到对话框，点击OK4）把ram摆放到core的左下角在Astro命令栏里输入load script/place_macros.cmd刷新窗口，得到下图。5）保存设计为3_initialized_floorplan上述过程可直接利用Astro命令load “script/3_floorplan_initial.cmd”一步完成。4、电源规划（参见Astro培训教材lab 6a的task5、6、7）1）创建电源环（先电源环后地环，注意有别于Astro实验）PreRoute - Rectangular Rings点击Default打开Around右边的Core选项Net Name(s)填入VDDL-Width、R-Width、B-Width、T-Width均填入20L-Layer、R-Layer设为48（met2）B-Layer、T-Layer设为46（met1）Left、Right、Bottom、Top均填入20全部设置如下图所示点击ApplyNet Name(s)改为GNDLeft、Right、Bottom、Top均改为10点击OK至此电源和地的金属环创建完毕，形如下图：2）创建电源带（strap）PreRoute - Straps点击Default选择Vertical，Start X填入520Net Name(s)填入VDD, GND（以逗号隔开）Width填入10Layer设为48打开Step & Stop选项Step填入120Stop填入640Pitch within Group填入15点击Apply选择Horizontal，Start Y填入410Step改为110Stop改为630Layer改为46点击Apply选择Vertical，Start X填入410Step改为0Stop改为410Layer改为48点击OK上述过程中版图的变化如下： 3）在所有stand cell、ram和pad之间建立电源、地的逻辑连接PreRoute - Connect Ports to P/G点击DefaultNet Name、Port Pattern均填入VDD打开Cell Types中Pad选项打开Update Tie Up/Down选项点击Apply，弹出一个小窗口，点击OK可以看到Astro提示：Connected 81 ports to net (VDD) through pattern VDD点击Apply，弹出一个小窗口，点击OKNet Name、Port Pattern均改为GNDNet Type选择Ground点击Apply，弹出一个小窗口，点击OK可以看到Astro提示：Connected 81 ports to net (GND) through pattern GND.点击Cancel退出对话窗口4）在pad、ram的电源地引脚（pin）和电源网络（ring和strap）之间建立物理连接PreRoute - Macros/Pads点击Default，点击OK这个过程可能会花2、3分钟，中间的warning可以忽略。从版图上可以看到，所有的核电源pad（PVDDC、PVSSC）和ram都已经连接到电源网络上了。5）检查电源连接PreRoute - Verify P/G Connectivity点击DefaultStd Cell Pin Connect选择Ignore点击OK随后可以看到Asrto的检查报告。没有任何错误，可以继续下一步。6）定义软阻碍（soft blockage），为标准单元的自动摆放做准备在Astro命令栏里输入load script/define_soft_blockages.cmd至此，可得如下版图：7）保存设计为4_power_planed上述过程可以通过执行Astro脚本4_powerplan.cmd一步完成。5、时序约束设置（参见Astro培训教材lab2）1）加载tlu+延时模型Tools - Data Prep，进入数据准备界面Tech File - ITF to TLU+，进行如下配置：点击Sanity Check，提示warning，没有error，跳过。点击OK。2）加载设计约束Tools - Asrto，重新回到普通界面在Astro命令栏中输入：ataRemoveTC清除已有的全部时序约束。Timing - Constrains: Load SDCSDC File Name填入design_data/fifo_mapped.sdc点击OK，提示SDC加载成功。3）配置延时估算选项Timing - AstroTime: Timing Setup选择Model卡片Operating Cond选择NomDelay Model选择elmore点击Apply选择Parasitics卡片Operating Cond选择NomCapacitance Model选择TLU+点击Apply选择Environment卡片打开Enable Multi-Clocks Per Reg、Ignore Propagated Clock、Enable Ideal Network Delay和Include Non Propagated Nets项关闭Ignore Clock Uncertainty项点击Apply点击Hide4）产生时序报告在Astro命令栏里输入：ataReportSummary或者astCheckDesign前者会把时序信息报告在Astro的信息栏里，后者可以产生更详细的时序报告，但需要在弹出的对话输入文件名，把报告重定位到指定的文件里。从时序报告中可以看到，setup slack只有-0.001，并且只有一个；hold slack为正。注意：目前umc只提供Nominal的TLU+模型，没有Max和Min模型，所以这里的时序估算和我们综合时有较大的出入，推荐使用PrimeTime进行时序估算。5）保存设计为5_floorplanned_tluplus上述过程可以通过Astro脚本5_timing_setup.cmd一步完成。6、标准单元自动摆放（参见Astro培训教材lab3）1）使用congestiontiming-driven自动摆放模式InPlace - Placement Common Options点击Default打开Optimization Mode下面的Timing选项点击OK2）设置预摆放选项Preplace - Pre-Placement Optimization点击Default打开Remove Buffers选项点击OK这时如果再用ataReportSummary命令报告延时的话，可以发现负的slack已经没有了。3）自动摆放标准单元InPlace - AstroPlace: Design Placement点击Default打开In-Placement Optimization选项点击OK标准单元摆放完毕以后的版图如下所示：图中左侧和下侧的线条表示标准单元的密集程度，越粗的地方越密集。这时可以再做一下时序报告，看看满不满足要求。4）在标准单元的电源地引脚（pin）和电源网络（ring和strap）之间建立物理连接PreRoute - Standard Cells点击Default，点击OK从下面的版图上可以看到，所有标准单元的电源都已经连接到电源网络上了。5）保存设计为6_placed此部分的脚本为6_Place.cmd。7、摆放后优化（参见Astro培训教材lab3）这一步主要是针对摆放后timing和congestion仍然不满足要求的设计进行的，对本设计来说其实并没有必要。但为了使流程更加完整，我们仍然做进一步的优化。1）搜索并改进InPlace - AstroPlace: Search and Refine点击Default点击OK这时可以查看一下timing和congestion，基本上没有改进。把设计单元保存为7_1_PPSR。2）后布局第1阶段优化PostPlace - Optimization: Post-Place Optimization Phase 1点击Default打开Use Global Routing选项点击OK这时的timing和congestion依然没有任何改进。把设计单元保存为7_2_PPO1。这一部分的等效脚本为7_SR_PPO1.cmd。8、时钟树综合（参见Astro培训教材lab4）1）使用默认综合选项Clock - Clock Common Options点击Default，点击OK2）时钟树综合Clock - Clock Tree Synthesis: Clock Tree Synthesis点击Default，点击OK3）分析时钟偏差Clock - Reports: Skew Analysis点击DefaultClock Names填入clkOutput To选择File，并在File Name填入report/CTS_skew.rpt点击OK打开report/CTS_skew.rpt文件，可以发现无论是时钟树的最长路径延时还是延时偏差都很小。4）查看整体延时信息时钟树已经综合出来了，所以必须改变延时检查选项以采用真实的时钟树延时模型。Timing - AstroTime: Timing Setup选择Environment卡片打开Enable Multi-Clocks Per Reg、Ignore Clock Uncertainty、Enable Recovery/Removal Arcs和Enable Gated Clock Checks项关闭Ignore Propagated Clock和Enable Ideal Network Delay项点击Apply点击Hide在Astro命令栏里输入ataReportSummary产生延时报告。从报告中可以看出，建立和保持的slack都比前面有了较大的改善，这主要是因为实际的时钟树延时和延时偏差数值比我们在约束文件中定义的数值小了很多。保存设计单元为8_1_CTS。5）后布局第2阶段优化PostPlace - Optimization: Post Place Optimization点击Default打开Remove Buffers选项点击OK可以看到congestion和timing其实都没什么改进。保存设计单元为8_2_PPO2。这一部分的等效脚本为8_CTS.cmd。9、布线1）设置自动布线选项Route Setup - Route Common Options点击DefaultGlobal Routing和Track Assign下均选择Timing Driven点击OK2）布时钟线Route - Route Net Group点击DefaultNet Name(s) From下选择All clock nets点击OK完成以后，对版图的某些局部放大，可以看到时钟线已经连好了。注意：这一步最好能够使最后报告的Violation为0。3）全局布线Route - Global Route: Global Route点击Default，点击OK4）全局布线优化在Astro命令栏里输入astPostRouteOpt在弹出的对话窗口中选择Default在Routing Phase下选择Global Route关闭Flow Control下面的Purge Filler选项点击OK4）分配连线轨道Route - Track Assign !5）轨道优化在Astro命令栏里输入astPostRouteOpt在弹出的对话窗口中选择Default在Routing Phase下选择Track Assign关闭Flow Control下面的Purge Filler选项点击OK6）详细布线Route - Detail Route: Initial Detail Route点击DefaultTrack Assignment下选择Skip点击OK把版图局部放大，可以看到所有的单元都已经布线完毕，同时Astro报告violation为0。7）搜索并修补Route - Detail Route: Search & Repair点击DefaultSearch Repair Loop设为5点击OK这一步主要是修复布线中产生的violation，对本设计来说并不需要，当然也没有坏处。保存设计单元为9_routed。8）设计规则检查Verify - DRC点击DefaultMaximum Errors填入1000打开List Error Summary Immediately点击OK稍等片刻，Astro会弹出一个DRC结果报告，从中我们可以看到：metal1 notch有18处违反规则Via4 & Via5 overlap 有193处违反规则这两类DRC错误都可以暂时忽略。metal1 notch是下一节修复的主要对象，而本设计中的Via4 & Via5 overlap主要是pad造成的，而pad有另外的DRC规则。10、生产预设计（暂无，可参见Astro培训教材lab8）注意：此手册仅作入门之用，真正流片设计过程中，还有很多细节问题需要做进一步的完善。例如，dc脚本中需要对门级代码的assign语句进行处理，dc导出的.sdc文件也需要修改后才能为Astro所用，自动摆放、时钟树综合以及布线的各步骤中需要对timing setup进行实时调整，诸如此类的细节问题有待读者自己日后再做深入的学习。