十六位数字频率计数器毕业论文正文终稿.doc

摘 要数字频率计是一种基本的测量仪器。它被广泛应用与航天、电子、测控等领域。它的基本测量原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来。根据数字频率计的基本原理，本文设计方案的基本思想是分为五个模块来实现其功能，即整个数字频率计系统分为分频模块、防抖电路、计数模块、锁存器模块和显示模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、位选电路、段选电路、显示电路等。而且，本设计方案还要求，被测输入信号的频率范围自动切换量程，控制小数点显示位置，并以十进制形式显示。本文详细论述了利用VHDL硬件描述语言设计，并在EDA（电子设计自动化）工具的帮助下，用大规模可编程器件（CPLD）实现数字频率计的设计原理及相关程序。:特点是：无论底层还是顶层文件均用VHDL（硬件语言）语言编写，避免了用电路图设计时所引起的毛刺现象；改变了以往数字电路小规模多器件组合的设计方法。整个频率计设计在一块CPLD芯片上，与用其他方法做成的频率计相比，体积更小，性能更可靠。该设计方案对其中部分元件进行编程，实现了闸门控制信号 、多路选择电路、计数电路、位选电路、段选电路等。频率计的测频范围：10KHz9.9MHz。该设计方案通过了Max+plus软件仿真、硬件调试和软硬件综合测试。关键字：数字频率计；电子设计自动化; 大规模可编程器件;硬件描述语言AbstractThe digital cymometer is a kind of basic measuring instrument. It is widely used in such fields as the spaceflight , electron , observing and controlling ,etc. Basic measurement of it principle, is it examine signal adopt the gate together with standard signal to let at first, the number of the signal pulse that then count through the counter , latch with the latch the result of counting within standard time, use decipher display finally, number show is it is it come out to show to in charge of with LED result that latch. According to digital basic principle of cymometer, basic thought, this text of design plan to divide into five pieces of module realize his function, namely whole digital cymometer system divide into frequency division module , is it tremble circuit , count module , latch module and show such several units as module ,etc. to defend, carry on programming with VHDL to it separately , realize gate control signal , count circuit , location select circuit , section select circuit , show the circuit ,etc. And, this design plan also requires , are examined the switching over amount automatically of frequency range of the input signal Cheng, control the decimal point and show the position, and show in the form of the decimal system.This article discusses digital cymometer design principles and procedure by using VHDL haraware descriptive programming.EDA tools and on the basis of grand scale programmable logic device CPLD.The main point of this article is that both bottoms and tops documents are written by VHDL programming,which avoids rough phenomenon,a phenomenon caused by usuing electric circuit picture style design.This software procedure is different from traditional digital circuit design at small scale and composed of many devices.Intead,the whole cymometer is designed on a CPLD and is composed of a decimal system cymometer.Compared with other cymometer ,it is small in volume and reliable function.The one chip includes strobe control circuit,count circuit,multi-choice circuit,bit-choice circuit,segment-choice circuit which are designed VHDL.The frequency is designed from 10KHz to 9.9MHz.The whole system passes the debugging in Max+plussoftware simulation,software and hardware parts. Key words: digital cymometer; EDA;CPLD目 录第一章 绪论第二章 CPLD简介.2.1 CPLD器件的基本结构2.2典型CPLD器件简述2.3 CPLD的编程工艺 .2.4新技术的应用. 第三章MAXPLUS软件的应用.3.1 MAXPLUS的概述 3.2 MAXPLUS的功能简介. 3.3 MAXPLUS的应用第四章直流开关稳压电源的保护技术4.1引言.4.2极性保护.4.3程序保护.4.4过电流保护.4.5过电压保护.4.6欠电压保护.4.7过热保护.4.8结束语.第五章数字频率计的设计原理5.1 数字频率计的基本组成. 5.2 数字频率计的分类. 5.3 数字频率计的计数指标. 5.4数字频率计的基本工作原理. 5.5 数字频率计技术指标及误差分析. 第六章数字频率计的设计 6.1 数字频率计设计任务及要求 6.2 设计实现6.3 功能模块设计6.4 下面分别介绍各模块基于VHDL的设计方法6.5 顶层文件的编写 6.6 程序说明 6.7系统仿真. 6.8下载验证 结束语. 致谢参考文献第1章 绪论CPLD是一种新兴的高密度大规模可编程逻辑器件，它具有门阵列的高密度和PLD器件的灵活性和易用性，目前已成为一类主要的可编程器件。可编程器件的最大特点是可通过软件编程对其器件的结构和工作方式进行重构，能随时进行设计调整而满足产品升级。使得硬件的设计可以如软件设计一样方便快捷，从而改变了传统数字系统及用单片机构成的数字系统的设计方法、设计过程及设计概念，使电子设计的技术操作和系统构成在整体上发生了质的飞跃。采用CPLD可编程器件，可利用计算机软件的方式对目标期进行设计，而以硬件的形式实现。既定的系统功能，在设计过程中，可根据需要随时改变器件的内部逻辑功能和管脚的信号方式，借助于大规模集成的CPLD和高效的设计软件，用户不仅可通过直接对芯片结构的设计实现多种数字逻辑系统功能，而且由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量及难度，同时，这种基于可编程芯片的数量，缩小了系统的体积，提高了系统的可靠性。EDA（电子设计自动化）技术就是以计算机为工具，在EDA软件平台上，对硬件语言HDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、逻辑化简、逻辑综合及优化、逻辑仿真，直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作（文本选用的开发工具为Altera公司的MAX+PLUSII）。EDA的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，大大提高了大规模系统电子设计的自动化程度。设计者的工作仅限于利用软件方式，即利用硬件描述语言（如VHDL）来完成对系统硬件功能的描述。 VHDL语言（Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言，相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（Library-based）的设计的特点，因此设计者可以不必了解硬件结构设计，从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件去，从而实现可编程的专用集成电路（ASIC）的设计。基于EDA技术的设计方法为自顶向下设计，其步骤是采用可完全独立于目标器件芯片物理结构的硬件描述语言，在系统的基本功能或行为级上对设计的产品进行行为描述和定义，结合多层次的仿真技术，在确保设计的可行性与正确性的前提下，完成功能确认，然后利用EDA工具的逻辑综合功能，把功能描述转换为某一具体目标芯片中（如CPLD芯片），使该芯片能够实现设计要求的功能，使电路系统体积大大减少，可靠性得到提高。数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生较大的延时，造成测量误差、可靠性差。随着可编程逻辑器件（CPLD）的广泛应用，以EDA工具为开发平台，运用VHDL语言，将使系统大大简化。提高整体的性能和可靠性。本文用VHDL在CPLD器件上实现一种数字频率计测频系统，能够用十进制数码管显示被测信号的频率，不仅能测量频率，还可以测量其他多种物理量。具有体积小、可靠性高、功耗低的特点。第2章 CPLD简介2.1 CPLD器件结构简历具有固定输入和输出数目的任何组合逻辑函数可以在可编程只读存储器（PROM）中，以输出为输入的查找表方式来实现，许多实现组合逻辑的结构变型已从这一简单的概念引申出来，然后利用VLSI的密度产生更通用的，能实现PCB板上几个简单PAL互连功能的器件是PAL/ PROM这类范例的扩展，称为PAL构造的PLD，也就是说复杂可编程逻辑器件CPLD(Complex Programmable Logic Devices). CPLD的架构方块图，如下图所示图21 CPLD的架构方块图每一个逻辑方块(Logic Block)内的内部示意图，则如下图所示图2-2逻辑方块内部示意图在考察PAL构造的CPLD之前，让我们先看一下或阵列可编、与阵列固定的可编程只读存储器。作为两级可编程逻辑较简单的概念，PROM具有n个输入和m个输出，2行的查找表，它有以下3个特点：（1）给定输入和输出的数目，允许在逻辑设计完成之前就开始PCB设计，也允许在PCB设计完成之后更改PROM的设计。（2）允许将时序校验从逻辑设计中分出来，因为通过此可编程器件的延时是固定的，与要实现的逻辑函数无关。（3）器件的功能可以在较高的级别上规定，如用一系列逻辑方程或真值表表示，这样做可以加快设计。但是PROM的结构也有两个主要的缺点：（1）硅片面积和由此产生的成本以及封装和板的面积都是由乘积项的数量所决定，n输入的PROM就有2n个乘积项。（2）通过PROM的延时正比与乘积项的数目，所以延时性能随输入数目增加成正比地加大而边坏。因此，PROM仅适合必须完成输入信号译码等功能的场合，例如，由一种字符码变换为另一种字符码的查找表。在全定制设计中，与阵列和或阵列都可编程的PAL是实现中到大尺寸任意逻辑函数的主要方法。但是，因为可编程能力的额外层增加了延时，可编程PLA不在具有实现n个变量所有函数的PROM特性，必须在器件设计之前选择一个较小的确定数目的乘积项，不能在输入和输出变量数目的基础上单独选择器件。所以与PLA等效的可编程逻辑阵列未能充满可编程逻辑市场。类似地，要实现函数的任何改变可能不在适合所选的器件。CPLD的集成度在千门/片以上，其基本结构依然是由与阵列、或阵列、输入缓冲电路、输出宏单元组成。其与阵列比PAL大的多，但并非靠简单的增大阵列的输入、输出端口达到。阵列占用芯片的面积随其输出端数的增加而急剧增加，而芯片面积的增大不仅使芯片的成本增加，还使信号在阵列中传输延时加大而影响其运行速度。所以CPLD通常是由多个类似PAL的功能块组成，具有很长的固定于芯片上的布线资源，通过位于中心的互连矩阵连接在一起。互连矩阵要将来自I/O的信号和逻辑块的输出布线到器件内任何逻辑块的输入。一般互连矩阵有两种形式：基于阵列的互连和基于多路开关的互连。基于阵列的互连是完全的纵横开关的实现方式，它允许任何输入到互连矩阵中的信号布线到任何逻辑块，是完全可布通的。基于多路开关的互连是对逻辑块的每个输入有一个多路转换器，输入到互连矩阵的信号被连接到每个逻辑块的大量多路开关的输入端，这些多路转换器的选择是可编程的，只允许其一个输入通过它进入逻辑块。所以不通率与多路转换器的输入宽度有关，宽度愈大，所占面积增加，性能降低。此外，CPLD具有很宽的输入结构，适合于实现高级的有限状态机：具有ISP性能的CPLD，可以直接在系统内对其进行编程，因而类似与具有ISP性能的SRAM查找表类型的FPGA。CPLD的主要缺点是功耗比较大，15000门以上的CPLD功耗要高于FPGA、门阵列和分立器件。2.2典型CPLD器件简述下面介绍几个厂家的一些典型CPLD器件。 Xilinx的XC9500系列是采用创新FastFLASH工艺制造的CPLD，具有特殊的系统内编程（ISP）的能力，系统内编程/擦除的次数可以高达上万次，比其他CPLD的编程/擦除的次数高一至二个数量级，高的耐久程度使其可用于经常要求现场更改和再配置的应用场合，它的扩展IEEE_1149.1边界（JTAG）指令集允许器件编程模式变更扩展和实现系统内的诊断。XC9500系列还提供整个产品寿命期间的支持措施和引脚锁定能力。在大多数CPLD器件中，每个I/O引脚的宏单元通过一个I/O块直接驱动，当设计要求引脚锁定时，EDA软件的适配器强迫逻辑影射到专门的宏单元来保持引脚不变。 XC9500XL和 XC9500XV器件为低电压、低功耗的CPLD器件，使用XC9500XV器件可以比使用XC9500器件节省75%的功耗，而且成本也大大降低。低电压不仅具有最佳的系统性能，同时确保灵活性与不通率，可以很方便的设计出工作频率近200MHz的快速同步DRAM控制器以及与微处理器配合更紧密的借口。 Altera 的CPLD是从基于PLA的传统PLD结构演变来的，它的逻辑块是由20个到超过100个输入的宽扇入的与门馈送到带有3个8个输入的或门组成的。Altera的与非结构可以实现与-或逻辑电路，其输出馈送到一个异或门，这个基本电路可以用一个触发器和一个多路开关来扩充，此多路开关选择锁存的输出信号。可编程的非逻辑可以用异或门来获得，如果一个异或门的输入端是分离的，它的作用和或门相同，允许或门和异或门形成更大的或函数，用来实现其他算术功能，这个可编程的形式明显增加了逻辑块的功能性。Altera的CPLD功能块的优点是宽与门可以用较少的功能来形成函数，但是很难有效地利用所有门的所有输入，从而导致芯片密度上的损失。在其他结构中布线和逻辑是分不开的，未有的输入也会导致同样的损失。Lattice的CPLDispLSI系列是具有ISP 性能的器件，但是用标准的测试程序检验时，引脚锁定的能力较差，因而影响其ISP的性能。为了解决这个问题，在称为“布线池”的互连矩阵基础上，在 I/O块和功能块之间增加“辅助布线池”。Altera和MAX7000、7000E和7000S等器件由于缺少布线资源存在引脚锁定的问题。当利用宏单元的反馈和驱动输出引脚时，出现引脚锁定的问题，这个问题在Altera器件的更高引脚数的型号时变得更差。当前Altera的软件没有利用逻辑直通来解决布线拥挤，而是当布线拥挤发生时，设计因布线而失败。Lattice的ispLSI器件有布线资源少和功能块扇入窄的缺点，Lattice的适陪器软件利用逻辑资源作为直通来尽力完成设计的布线。但是，这样对性能和利用率的影响较显著，在某些情况下，适配器软件编译时间在引脚锁定之后要比引脚锁定之前慢80%之多，宏单元数则增加25%，所以，ispLSI器件采用了较差的引脚锁定结构。AMD的MACH5器件具有不足的布线资源和差的适配器性能的缺点，窄的功能在引脚锁定之后总是重新布线，带来了由于分段延时引起的某些性能的降低。2.3 CPLD的编程工艺在CPLD中使用编程工艺有EPROM工艺、EEPROM工艺和Flash工艺。1 EPROM工艺EPROM是可擦除的ROM（Erasable Programmable ROM）,对ROM中存放的数据可通过紫外线照射的方法加以擦除。采用该工艺的PROM中用一种FAMOS场效应管，其特点是在长效应管的栅极区的二氧化硅中埋有用多晶硅制作的浮置栅G2，该浮置栅在正常工作条件不带电荷，且其栅极加一定电压，场效应管牌导通状态，相当于熔丝接通。如在编程时对其漏、源间加一定高压，使二氧化硅击穿，则基底中的电子将被击向栅极，其中一部分被浮置删俘获。 编程电压撤去后，二氧化硅层恢复绝缘状态。复活在浮置栅上的电子由于被绝缘层所包围无法消散而长期保存在浮置栅上（保存10年，其电荷损失不小于10%），使浮置删带负电位，从而使该场效应管的开启电压增加，在正常工作状态下为截止状态，相当于容丝断开，达到写0的目的。 擦除时只要将芯片置于一定程度的紫外线下照射15min20min，原束缚于浮置删中的电子被紫外线激活，穿过二氧化硅绝缘层回到基层、芯片中存储的数据变为全1，回到未编程时的情况。2 EEROMEEROM是可电擦除（或电改写）的ROM（Electrical Erasable ROM），其存储数据的擦除不用紫外线照射，而是用一定幅度的电压脉冲完成。EEROM的擦除是逐点进行的，对每一点都是先擦后写，但擦写所需的时间很短，一片数万门的CPLD，其擦写时间通常不会超过1s。EEROM工艺不需要紫外线擦除，改写的时间短，已大部分取代了EEROM工艺。3 Flash Flash工艺的“熔丝”管结构，它没有隧道，但两个栅极的安排有区别，靠衬底更近。其擦写工程与EEROM基本一致，但其擦除不是逐点地进行，而是一次全部擦除，然后再逐点改写，因而其编程速度比EEROM高。Flash工艺是比较新地工艺。2.4新技术的应用1 CPLD的在系统编程技术 传统的CPLD编程是在编程器上完成的，因为那时CPLD编程需要较高的电压和较特殊的波形。然而，由于工艺的改进，对CPLD器件的编程可在其工作电压下进行。因此，可将CPLD芯片安装在系统中，在其工作环境下，依靠编程软件完成，这就是所谓在系统编程（In System Program）。2片内存储器和其他片内逻辑 在某些CPLD的芯片中，专门开辟了一个区，制作了一定容量的片内RAM（包含FIFO、双口随机型、单口随机型三种），为用户开发DSP功能（例如FIR滤波器、图像卷积等）提供条件。由于这是用RAM工艺制作的，占用面积小，所以其速度比逻辑单元配置RAM高。有些CPLD芯片中专门制作了20位高速计数器和高速阵列乘法器，可以很方便地得到高性能地器件。另外有些芯片（如ALTERA公司APEX等系列芯片）中包含有锁相电路，可以与外电路配合，完成信号源、通信等有关电路或系统地设计制作。此外，有些芯片在某些局部结构上形成自己的特色，如可在内部完成三态功能等。3.低电压、低功耗系列芯片 随着集成工艺的改进，3.3V供电的CPLD已进入应用领域，并逐渐成为主流，其他旨在降低功耗的产品（例如零支持功耗的芯片等）也有生产。内核电压为2.5V、1.8V供电的产品也陆续问世。以上各种特色的芯片可供用户在需要时选用。4.IP的使用和嵌入式模块 随着芯片规模的日益扩大，系统功能的日益复杂，特别是片上系统的出现、如仍按常规的设计方法，开发周期将会很长，设计质量也会受到影响。因此，IP（Intellectual Property知识产权）应运而生。人们可以将合适的IP软核（Core）或其他形式的核，作为嵌入式模块装在自己的设计中，方便而快捷地完成一个系统地设计。对处理器类IP核的嵌入，须在芯片对外接口上有特殊的安排。现在，各半导体公司的CPLD新产品已注意到此问题，并有相应的产品问世。5.混合编程技术关于可编程模拟电路（PAC，Programmable Analog Circuit）正在研究之中，已有一些PAC的芯片问世，片中包含一些增益可调额的放大器和滤波器等，但目前还为得到广泛使用，在不久的将来，带有放大器、比较器、A/D变换器、滤波器等模拟器件的混合可编程器件将进入应用领域。第3章MAXPLUS软件的介绍3.1 MAXPLUS的概述美国Altera公司的MAXPLUS开发工具是一种CAE软件工具，全称是全集成化可编程逻辑设计环境（Multiple Array Matrix and Programmable Logic User Systems）.该工具配备有编辑、编译、仿真、中和、芯片编程等功能，具有两种输入手段：文本输入（使用一种描述语言，如VHDL语言）和原理图输入。在使用中，可以把电路描述程序和设计电路图变成基本的逻辑单元写入到可编程的芯片中（如FPGA，CPLD芯片等），最终成为ASIC芯片。也可以不用搭建硬件电路，把MAXPLUS作为逻辑仿真工具，即可对设计进行调试、验证。MAXPLUS开发工具目前在国内使用很普遍，拥有完备的在线帮助，初学者可以很快学习掌握该工具的使用，完成高性能的设计。3.2 MAXPLUS的功能简介它是EDA设计中不可缺少的一种工具。它的主要功能如下：（1） MAXPLUS的设计输入、处理与效验功能集合在一起提供了全集成化的一套可编辑开发工具，加快动态调试，缩短开发周期；（2） MAXPLUS支持各种硬件描述语言的设计输入，包括VHDL、VerilogHDL和Altera的AHDL;（3） MAXPLUS的编译核心支持Altera的FLEX10K、FLEX8K、FLEX6000/A系列，MAX5000系列MAX9000、MAX7000、FLASHlogic、MAX5000、Classic以及EPF10K10、EPF10K10A、EPF10K20、EPF10K30、EPM9320、EPM9320A、EPF8452A、EPF8282A等系列可编程逻辑器件；（4） MAXPLUS可与其他工业标准设计输入、综合与效验工具链接。与CAE工具的接口符合EDIF200和209、参数化模块库（LPM）、VerilogHDL、VHDL及其标准工具。设计者可使用Altera或标准CAE设计输入工具去建立逻辑设计，使用MAXPLUS编译器对Altera器件设计进行编译，并使用Altera或其他CAE效验工具进行器件或板级仿真。MAXPLUS支持与Synopsys、Viewlogic、Mentor、Graphics、Cadence、Exemplar、DataI/O、Intergraph、Minc、OrCAD等公司提供的工具接口；（5） MAXPLUS通常用的设计方法有：通过MAXPLUS图像编辑器，创建电路图像设计（gdf）；通过MAXPLUS的文本编辑器，使用语言，创建文本设计文件（-vhd）.还可以通过MAXPLUS波形编辑器，创建电路波形设计文件（.wdf）等。（6） MAXPLUS具有器件编程（Programming）和配置（Configuration）功能，让使用者自己设计所用器件，具有在线帮助的功能，更加方便了使用者。3.3 MAXPLUS的应用1安装本站提供MAX+PLUS II V9.30功能完全版，支持MAX+PLUS II全部功能，包括原理图输入、VHDL/AHDL输入、编译、仿真、定时分析、编程。为方便下载，这一版本仅提供对EPM7000/EPM7000S/EPM7000A的支持。安装很简单，只需将文件解开放在c:maxplus2目录。其第一次运行界面如下图图31 MAX+PLUS II 管理器窗口2输入MAX+PLUS II软件通常有两种设计输入方法，文本与图形。1 ）我们首先要建立一项新的工程文件，而工程文件的名字必须比配于设计输入的文件的名字。图32步骤2）打开一个新的文件或者输入一个符号图33步骤3）在图形编辑器中输入符号或在文本编辑器中输入文本文档4图34步骤4）保存与检查设计图36步骤3编译编译后列出警告与错误的信息，并进行引脚的分配。图37步骤.4仿真图38步骤第四章 直流开关稳压电源的保护技术4.1 引言直流开关稳压器中所使用的大功率开关器件价格较贵,其控制电路亦比较复杂,另外,开关稳压器的负载一般都是用大量的集成化程度很高的器件安装的电子系统。晶体管和集成器件耐受电、热冲击的能力较差。因而开关稳压器的保护应该兼顾稳压器本身和负载的安全。保护电路的种类很多,这里介绍极性保护、程序保护、过电流保护、过电压保护、欠电压保护以及过热保护等电路。通常选用几种保护方式加以组合,构成完善的保护系统。4.2 极性保护直流开关稳压器的输入一般都是未稳压直流电源。由于操作失误或者意外情况会将其极性接错,将损坏开关稳压电源。极性保护的目的,就是使开关稳压器仅当以正确的极性接上未稳压直流电源时才能工作。利用单向导通的器件可以实现电源的极性保护。最简单的极性保护电路如图1所示。由于二极管D要流过开关稳压器的输入总电流,因此这种电路应用在小功率的开关稳压器上比较合适。在较大功率的场合,则把极性保护电路作为程序保护中的一个环节,可以省去极性保护所需的大功率二极管,功耗也将减小。为了操作方便,便于识别极性正确与否,在图1中的二极管之后,接指示灯。4.3 程序保护开关稳压电源的电路比较复杂,基本上可以分为小功率的控制部分和大功率的开关部分。开关晶体管则属大功率，为保护开关晶体管在开启或关断电源时的安全,必须先让调制器、放大器等小功率的控制电路工作。为此,要保证正确的开机程序。开关稳压器的输入端一般接有小电感、大电容的输入滤波器。在开机瞬间,滤波电容器会流过很大的浪涌电流,这个浪涌电流可以为正常输入电流的数倍。这样大的浪涌电流会使普通电源开关的触点在开关稳压器中,刚开机时,因为其输出电容容量大,充到额定输出电压值需要一定时间。在这段时间内,取样放大器输入低的输出电压采样,根据系统闭环调节特性将迫使开关三极管的导通时间加长,这样一来,开关三极管就会在这段期间内趋于连续导通,而容易损坏。为此,要求在开机这一段时间内,开关调制电路输出给开关三极管基极的脉宽调制驱动信号，能保证开关三极管由截止逐渐趋于正常的开关状态，故而要加设开机保护以配合软启动。 4.4 过电流保护当出现负载短路、过载或者控制电路失效等意外情况时,会引起流过稳压器中开关三极管的电流过大，使管子功耗增大,发热,若没有过流保护装置,大功率开关三极管就有可能损坏。故而在开关稳压器中过电流保护是常用的。最经济简便的方法是用保险丝。由于晶体管的热容量小,普通保险丝一般不能起到保护作用,常用的是快速熔断保险丝。这种方法具有保护容易的优点，但是,需要根据具体开关三极管的安全工作区要求来选择保险丝的规格。这种过流保护措施的缺点是带来经常更换保险丝的不便。在线性稳压器中常用的限流保护和电流截止保护在开关稳压器中均能应用。但是,根据开关稳压器的特点,这种保护电路的输出不能直接控制开关三极管,而必须使过电流保护的输出转换为脉冲指令,去控制调制器以保护开关三极管。为了实现过电流保护一般均需要用取样电阻串联在电路中,这会影响电源的效率,因此多用于小功率开关稳压器的场合。而在大功率的开关稳压电源中,考虑到功耗，应尽量避免取样电阻的接入。因此,通常将过电流保护转换为过、欠电压保护。 4.5 过电压保护开关稳压器的过电压保护包括输入过电压保护和输出过电压保护。开关稳压器所使用的未稳压直流电源诸如蓄电池和整流器的电压如果过高,使开关稳压器不能正常工作,甚至损坏内部器件,因此,有必要使用输入过电压保护电路。用晶体管和继电器所组成的保护电路如图3所示。在该电路中，当输入直流电源的电压高于稳压二极管的击穿电压值时，稳压管击穿，有电流流过电阻R， 使晶体管V导通，继电器动作，常闭接点断开，切断输入。其中稳 压管的稳压值Vz=ESrmaxUBE。输入 电源的极性保护电路可以跟输入过电压保护结合在一起,构成极性 保护鉴别与过电压保护电路。 输出过电压保护在开关稳压电源中是至关重要的。特别对输出为5V的开关稳压器来说,它的负载是大量的高集成度的逻辑器件。如果在工作时,开关稳压器的开关三极管突然损坏,输出电位就可能立即升高到输入未稳压直流电源的电压值,瞬时造成很大的损失。常用的方法是晶闸管短路保护。最简单的过电压保护电路如图4所示。当输出电压过高时,稳压管被击穿,触发晶闸管导通,把输出端短路,造成过电流,通过保险丝或电路保护器将输入切断,保护了负载。这种电路的响应时间相当于晶闸管的开通时间，约为510s。它的缺点是动作电压是固定的，温度系数大，动作点不稳定。另外，稳压管存在着参数的离散性，型号相同但过电压起动值却各不相同，给调试带来了困难。图5是改进后的电路。其中R1、R2是取样电路，Vz是基准电压。输出电压Esc突然升高，晶体管V1、V2导通，晶闸管就导通。基准电压Vz由式来确定，UBE1为V1的发射结（BE）电压降。本电路的动作电压可变，并且动作点相当稳定。当稳压管为7V时，其温度系数和晶体管V1的发射结（BE）电压的温度系数可以抵消，能使温度系数降得很低。但是对于输出为55.5V的直流开关稳压器来说，其常用的动作电压是 5.56V。那么稳压管电压必在3.5V以下，此电压附近的稳压管的温度变化系数是2030mV/。因此,温度变化大的场合保护电路还会发生误动作。采用集成电路电压比较器来检测开关稳压器的输出电压，是目前较为常用的方法，利用比较器的输出状态的改变跟相应的逻辑电路配合，构成过电压保护电路，这种电路既灵敏又稳定。4.6 欠电压保护输出电压低于规定值时，反映了输入直流电源、开关稳压器内部或者输出负载发生了异常。输入直流电源电压下降到规定值之下时，会导致开关稳压器的输出电压跌落，输入电流增大，既危及开关三极管，也危及输入电源。因此，要设欠电压保护。简单的欠电压保护如图6所示。 当未稳压输入的电压值正常时，稳压管ZD击穿，晶体管V导通，继电器动作，触点吸合，开关稳压器加电。当输入低于所允许的最低电压值时，稳压管ZD不通，V截止，触点跳开，开关稳压器不能工作。开关稳压器内部，由于控制电路失常或者开关三极管失效会使