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实验三 集成门电路逻辑功能及参数测试（2学时、实物操作）
一、实验目的
1. 熟悉数字电路实验箱及常用实验仪器；
2. 熟悉集成门电路的工作原理和主要参数,掌握其测试方法；
3. 掌握门电路的逻辑功能及使用方法；
二、实验预习要求
1． 阅读本实验附录，了解数字实验箱的功能和使用方法；
2． 复习TTL与非门各参数的意义及测试方法;
3． 熟悉实验所用集成门电路的功能及外引管脚排列。
三、 实验原理
1.集成门电路外引线的识别
使用集成电路前，必须认真查对识别集成电路的引脚，确认电源、地、输入、输出、控制等端的引脚号，以免因接错而损坏器件.引脚排列的一般规律为：
圆形集成电路：识别是，面向引脚正视,从定位销顺时针方向依次为1.2。3……如图1—1（a)。圆形多用于集成运放等电路.
扁平和双列直插型集成电路：识别时，将文字,符号标记正放（一般集成电路上有一圆点或有一缺口，将圆点或缺口置于左方）,由顶部俯视，从左下脚起,按逆时针方向数，依次1.2.3……如图1—1。在标准形TTL集成电路中，电源端Vcc-般排列在左上端，接地端GND一般排在右下端,如74LS00为14脚芯片，14脚为Vcc,7脚为GND。若集成电路芯片引脚上的功能标号为NC,则表示该引脚为空脚,与内部电路不连接.
扁平型多用于数字集成电路，双列直插型广泛用于模拟和数字集成电路.
图1—1 集成门电路外引线的识别
2.门电路逻辑功能
在数字电路中，所谓“门”就是一种开关, 在一定条件下,它能允许信号通过,条件不满足,信号就不能通过。门电路输入信号与输出信号之间存在一定的逻辑关系，所以门电路又称为逻辑门电路。将若干个门电路组合起来可以构成组合逻辑电路，实现设定的逻辑功能。集成门电路主要分为TTL和CMOS两大系列,典型代表有:TTL与非门、集电极开路（OC)门、三态（TS）门;CMOS与非门、或非门、三态门等。这些逻辑门电路是组成数字电路最基本的单元。表1-1列出了常用门电路的图形符号和输入输出之间的逻辑关系。
表1—1 常用逻辑门的符号及真值表
名称
与门
或门
非门
与非门
或非门
异或门
图形
符号
A
B
F
F
≥1
A
B
A
F
1
F
A
B
&
A
B
≥1
A
B
=1
真值表
A
B
F
0
0
0
0
1
0
1
0
0
1
1
1
A
B
F
0
0
0
0
1
1
1
0
1
1
1
1
A
F
0
1
1
0
A
B
F
0
0
1
0
1
1
1
0
1
1
1
0
A
B
F
0
0
1
0
1
0
1
0
0
1
1
0
A
B
F
0
0
0
0
1
1
1
0
1
1
1
0
表达式
F=A·B
F=A+B
F=A
F=A·B
F=A+B
F=AÅB
3。门电路逻辑功能的测试方法
测试门电路的逻辑功能有两种方法:
（1）静态测试法：就是给门电路输入端加固定高、低电平，用万用表、发光二极管等测输出电平。
（2）动态测试法：就是给门电路输入端加一串脉冲信号，用示波器观测输入波形与输出波形的关系。
4．门电路的逻辑变换
门电路的逻辑变换主要就是用与非门等组成其它门电路。
方法:先对其它门电路的函数式用摩根定理等公式变换成与非式,再画出相应逻辑图,然后用与非门实现之.
四、 实验设备及器件
名 称
数 量
备 注
数字电子技术实验箱
1
万用表
1
TTL与非门74LS00
1
电阻若干
五、实验任务
1． TTL与非门74LS00的逻辑功能测试。
按图1—2接线，将A、B端分别接到两个开关上，并将不同输入状态下的输出结果记入表1—2中，分析测试结果是否符合与非门的逻辑功能。
＆
H
L
H
L
A
B
图1—2 与非门逻辑功能测试接线图
表1—2 与非门逻辑功能真值表
输 入 端
输 出 端
A
B
指示灯显示状态
F
0
0
0
1
1
0
1
1
2． TTL与非门（74LS00）参数测试
1） 输出高电平VOH
与非门输出高电平VOL是指输出不接负载，当有一输入端或全部输入端为低电平时电路的输出电压值，测试电路如图1-3所示。
2） 输出低电平VOL
与非门输出低电平是指所有输入端均接高电平时的输出电压值，测试电路如图1—4所示。
&
VOL
&
VOH
VCC VCC
V OH带载 =（ )V
VOL = ( ）V
V OH空载 =（ ）V
图1—3 输出高电平VOH测试电路 图1—4输出低电平VOL测试电路
3．观察与非门的控制作用
将图1-1中与非门的输入端B接至脉冲源“CP"输出端。
1) 当控制端A输入为“0”，将输出端的状态，记录在表1－4中。
2) 当控制端A输入为“1"，将输出端的状态，记录在表1－4中。
表1-4
输 入 端
输 出 端
A
B
指示灯显示状态
F
0
CP
1
CP
4。 与非门组成其它门电路并测试验证
用与非门实现与门、非门、或门、或非门、异或门的逻辑关系。
要求：①写出转化表达式
②画出电路图并测试
六、实验报告要求
1． 按要求记录实验结果；
2． 分析实验现象和结果;
七、回答问题
1.怎样判断门电路逻辑功能是否正常？
2。与非门的一个输入接连续脉冲，其余端是什么状态时允许脉冲通过？什么状态时禁止脉冲通过？
3.通过实验分析,总结TTL门电路多余端的处理方法。
实验四 组合逻辑电路设计（2学时、实物操作）
一、实验目的
1． 掌握组合逻辑电路的设计方法；
2． 熟悉集成组合电路芯片的逻辑功能及使用方法。
二、实验预习要求
1． 复习组合逻辑电路的设计方法；
2． 根据实验任务与要求,独立设计电路；
3． 清楚本次实验所用集成门电路的管脚。
三、实验原理
在数字系统中，按逻辑功能的不同，可将数字电路分为两类，即组合逻辑电路和时序逻辑电路。组合逻辑电路在任何时刻的稳定输出仅取决于该时刻电路的输入,而与电路原来的状态无关。
用SSI进行组合逻辑电路设计的一般步骤是：
1）根据设计要求，定义输入逻辑变量和输出逻辑变量,然后列出真值表；
2）利用卡诺图或公式法得出最简逻辑表达式，并根据设计要求所指定的门电路或选定的门电路，将最简逻辑表达式变换为与所指定门电路相应的形式；
3)画出逻辑图；
4）用逻辑门或组件构成实际电路，最后测试验证其逻辑功能。
掌握组合逻辑电路的设计方法，能让我们具有五彩缤纷的逻辑思维，通过逻辑设计将许多实际问题变为现实。
四、实验设备及器件
名 称
数 量
备 注
数字电子技术实验箱
1
74LS00,74LS20，75LS86
各1
五、设计举例
1． 用与非门设计一个A、B、C三人表决电路。
设：A、B、C为输入变量，F为输出结果.变量取值为1表示赞成，取值为0，表示反对。F为1表示通过,为0表示反对。
1) 列真值表
A
B
C
&
&
&
&
A
B
F
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
C
F
0
0
1
0
图3—1 三人表决电路
1
1
1
BC
A
00
01
11
10
0
0
0
1
0
1
0
1
1
1
2) 输出逻辑函数化简与变换
根据真值表，用卡诺图进行化简：
F=AB+BC+CA
经两次求反,即得两级“与非”表达式
F=AB+BC+CA =AB BC CA
3) 画逻辑图
根据表达式,用与非门组成的逻辑电路如图3—1所示。
4) 验证电路逻辑功能
按图接线，A、B、C分别接相应开关，F接指示灯，观察输入、输出状态.
六、实验任务(下列实验内容任取其二）
1）用TTL四2输入与非门(74LS00)、二4输入与非门（74LS20）设计数字密码锁控制电路。
密码信号控制信号开锁信号报警信号
要求：
数字锁
Z1 Z2
A
B
C
D
图2-2 数字锁电路
E
ABCD ：
E :
Z1 ：
Z2 ：
当控制信号:
E=1时，如密码正确,则开锁；
密码错误，报警
E=0时，不开锁,不报警
2） 用四2输入异或门（74LS86）和四2输入与非门（74LS00）设计一个一位全减器.
要求：Ai、Bi、Ci分别为一个被减数、另一个减数、低位向本位的借位；Si、Ci+1分别为本位差、本位向高位的借位.
3） 用与非门设计血型配对电路（判断输血者与受血者的血型符合规定的电路）。
要求：
人类由四种基本血型:A、B、AB、O型。输血都与受血者的血型必须符合下述原则：O型血可以输给任意血型的人，但O型血的人只能接受O型血;AB型血只能输给AB型血的人，但AB血型的人能接受所有血型的血；A型血能给A型与AB型血的人，而A型血的人能接受A型与O型血;B型血能给B型与AB型血的人,而B型血的人能接受B型与O型血。试设计一个检验输血者与受血者血型是否符合上述规定的逻辑电路，如果符合规定，输出高电平（提示：电路只需要四个输入端,它们组成一组二进制数码，每组数码代表一对输血与受血的血型对。）
约定:“00”代表“O”型；“01”代表“A”型
“10”代表“B”型;“11”代表“AB”型
七、实验报告要求
1． 写出设计步骤与电路工作原理；
2． 分析实验结果；
3． 总结实验过程中出现的故障和排除故障的方法.
八、电路功能验证(结论记录在实验原记录纸上）
⑴ 数字密码锁
控制信号
密码
开锁信号
报警信号
E
A B C D
Z1
Z2
1
1 1 1 1
0
××××
1
0 1 1 1
1
1 0 1 1
1
1 1 0 1
1
1 1 1 0
⑵ 全减器电路
Ai Bi Ci
Si Ci+1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
(3）血型配对电路
供血者
受血者
配对结果
供血者
受血者
配对结果
MN
PQ
F
MN
PQ
F
0 0
0 0
1 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0 1
0 0
1 1
0 0
0 1
0 1
1 0
1 0
1 1
1 1
九、回答问题
在进行组合逻辑电路设计时，什么是最佳设计方案？
实验五 常用集成组合电路应用（II)(4学时、仿真)
一、实验目的
1． 掌握常用集成组合电路的应用；
2． 掌握数据选择器、译码器的工作原理和特点；
3． 熟悉集成数据选择器、译码器的逻辑功能和管脚排列。
二、实验原理
1． 数据选择器
数据选择器又叫多路开关，集成数据选择器可以根据地址码的要求，从多路信号中选择其中一路为输出，它有“4选1”、“8选1”、“16选1”等多种类型。数据选择器的应用很广，可实现任何形式的逻辑函数,也可组成数码比较器等。在计算机数字控制装置和通信系统中，应用数据选择器可以方便地将并行数据转换成串行数据。
74LS153为双4选1数据选择器，
逻辑符号如图3—1,功能表如表3—1
所示：
A0、A1 为地址信号输入端
D10—1D13，D20-D23 为数据输入端
1S、2S 为选通端，低有效
F1、F2 为数据输出端
图3—1 74LS153逻辑符号
表3—1 74LS153 4选1数据选择器功能表
输 入
输 出
选通端
选择端
数据端
F
S
A1
A0
D3
D2
D1
D0
1
0
0
0
0
0
0
0
0
´
0
0
0
0
1
1
1
1
´
0
0
1
1
0
0
1
1
´
´
´
´
´
´
´
0
1
´
´
´
´
´
0
1
´
´
´
´
´
0
1
´
´
´
´
´
0
1
´
´
´
´
´
´
0
0
1
0
1
0
1
0
1
2． 变量译码器
所谓译码，就是把代码的特定含义“翻译”出来的过程，而实现译码操作的电路称为译码器。译码器可分为三类:变量译码器、码制变换译码器和显示译码器。
变量译码器又称二进制译码器，用以表示输入变量的状态。对应于输入的每一组二进制代码,译码器都有确定的一条输出线有信号输出。若有n个输入变量,则有2n个不同的组合状态,就有2n个输出端。而每一个输出所代表的函数对应于n个输入变量的最小项。
表3—2 74LS138 3/8译码器功能表
输 入
输 出
STA
STB+STC
A2
A1
A0
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
´
0
1
1
1
1
1
1
1
1
1
´
0
0
0
0
0
0
0
0
´
´
0
0
0
0
1
1
1
1
´
´
0
0
1
1
0
0
1
1
´
´
0
1
0
1
0
1
0
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
74LS138为3/8译码器，
逻辑符号如图3-2所示：
其中:
A2、A1、A0 为地址输入端
Y0－Y7 为输出端,低电平有效
STA、STB、STC 为选通端
图3—2 74LS138逻辑符号
74LS138功能表如表3-2所示，当STA=1，STB+STC=0时，执行正常的译码操作,地址码所指定的输出端有信号输出（低电平0），其它所有输出端均无信号输出（全为1）.当STA=0，STB+STC=1，或STA=´，STB+STC=1时，译码器被禁止，所以输出同时为1.
三、设计举例
1． 用三种方法设计一位全加器电路
全加器真值表
A i
B i
Ci-1
Si
Ci
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
0
1
0
0
1
0
0
0
1
0
1
1
1
其中：
A i、B I 为加数,
Ci—1为低位向本位的进位,
Si 为两数之和，
Ci 为本位向高位的进位。
图3-3 全加器
1） 用异或门实现全加器。
图3-4 异或门实现全加器逻辑图
2) 用3线/8线译码器74LS138实现全加器.
由真值表得，Si = å m （1,2,4，7 ）,Ci= å m （3,5,6,7 ) ，画出逻辑图：
A0 Y0
A1 Y1
A2 Y2
74LS138 Y3
Y4
Y5
Y6
Y7
&
&
STA
STB
STC
“1”
Ci-1
B i
A i Si
Ci
图3—5 74LS138实现全加器逻辑图
3) 用双4选1数据选择器(74LS153)实现全加器.
图3-6 74LS153实现的全加器逻辑图
四、实验任务
用三种方法设计一位全减器
要求：
1) 用异或门、与非门实现（不得用集成芯片设计)，输入用开关，输出用指示灯；
2) 用74LS138译码器，输入用逻辑字发生器,输出用指示灯；
3) 用74LS153双4选1数据选择器，输入用逻辑字发生器，输出用逻辑分析仪。
五、实验器件
1．EWB软件
2．集成电路： 74LS00、74LS86、74LS138、74LS153
六、预习要求
1．复习数据选择器、译码器的工作原理；
2．画好实验用逻辑电路图；
3．熟悉集成数据选择器、译码器的管脚排列和逻辑功能。
七、回答问题：
1． 在EWB中74LS138地址端高低位如何排列的？
2． 用74LS153实现全减器时，若地址端的高位和低位用错，将出现什么现象？写出错误的输出。
3． 使用逻辑字发生器和逻辑分析仪时的设置步骤是什么？
4． 逻辑字发生器的输出频率和逻辑分析仪的采样时钟的设置如何配合？
八、实验报告要求
1．写出设计步骤与电路工作原理；
2．分析实验结果，总结实验过程中出现的故障和排除故障的方法。
九、电路功能验证
(结论记录在实验原始记录纸上）
输出
输入
异或门
译码器
数据选择器
ABC
Si
Ci
Si
Ci
Si
Ci
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
实验六 集成移位寄存器及其应用（4学时，仿真)
一、实验目的
1． 了解移位寄存器的电路结构和工作原理；
2． 掌握中规模集成电路双向移位寄存器74LS194的逻辑功能和使用方法。
二、实验预习要求
1．复习移位寄存器的工作原理；
2．熟悉实验中所用移位寄存器集成电路的管脚排列和逻辑功能；
3．画好实验用逻辑电路图，写出实验原理。
三、实验原理
寄存器是用来暂存数码的逻辑器件。具有移位逻辑功能的寄存器称为移位寄存器，移位功能是每位触发器的输出与下一级触发器的输入相连而形成的，它可以存贮或延迟输入-输出信息，也可以用来把串行的二进制数转换为并行的二进制数（串并转换）或相反(并串转换）；在计算机电路中还应用移位寄存器来实现二进制的乘2和除2功能。
CP
Cr
74LS194
Q0
Q2
Q1
Q3
D0
D2
D1
D3
DR
DL
S1
S0
中规模集成移位寄存器74LS194具有左、右移位，清零，数据并入/并出、串出等多种功能的四位移位寄存器。74LS194集成移位寄存器的逻辑符号如图6—1所示,功能表如表6—1所示。在表中：
CP为移位脉冲输入端，上升沿有效；
D3-D0为并行数码输入端；
Q3—Q0为并行数码输出端；
DL、DR为左移、右移串行数码输入端;
S1、S0为工作方式控制端；
图6—1 74LS194符号
Cr为异步清零端，低电平有效。
表6-1 74LS194功能表
序号
输 入
输出
说明
清零
Cr
时钟
CP
控制
串行输入
并行输入
Q3
Q2
Q1
Q0
功 能
S1
S0
DL
DR
D3
D2
D1
D0
1
0
´
´
´
´
´
´
´
´
´
0
0
0
0
清 除
2
1
1
´
´
´
´
´
´
´
´
Q3
Q2
Q1
Q0
保 持
3
1
↑
1
1
´
´
D3
D2
D1
D0
D3
D2
D1
D0
并行置数
4
1
↑
1
0
1
´
´
´
´
´
Q2
Q1
Q0
1
串入左移
5
1
↑
1
0
0
´
´
´
´
´
Q2
Q1
Q0
0
串入左移
6
1
↑
0
1
´
1
´
´
´
´
1
Q3
Q2
Q1
串入右移
7
1
↑
0
1
´
0
´
´
´
´
0
Q3
Q2
Q1
串入右移
8
1
↑
0
0
´
´
´
´
´
´
Q3
Q2
Q1
Q0
保 持
由表6—1可知如下主要功能：
1） 清除功能：当Cr=0时，不管其它输入为何状态，输出Q0－Q3全为0状态。
2） 保持功能：当CP=0，Cr=1时，其它输入为任意状态，输出状态保持；
或Cr=1,S1S0=00时，其它输入为任意状态，输出状态保持原状态不变.
3） 置数功能：Cr=1，S1S0=11，在CP脉冲上升沿作用下，将数据输入端数据D0、D1、D2、D3并行置入寄存器，为同步置数。
4） 右移功能：Cr=1，S1S0=01，在CP脉冲上升沿作用下,实现右移操作，此时DR端输入的数据依次向Q0移位.
5） 左移功能：Cr=1，S 1S0=10，在CP脉冲上升沿作用下，实现左移操作, DL端输入的数据依次向Q3移位。
四、实验设备及器件
名 称
数 量
备 注
数字电子技术实验箱
1
74LS194，74LS74，75LS08
各1
五、设计举例
用一片74LS194双向移位寄存器，实现四位彩灯双向移动控制电路。
图6—2 四位彩灯双向移动控制电路图
六、实验任务：(下列任务任取其二）
1） 用双向移位寄存器74LS194设计八位彩灯双向移动控制电路.
要求：（1）多位彩灯能从左→右及从右→左依次燃亮;
（2)多位彩灯亮后能自动熄灭；
(3）能自动转换移动方向。
2）用移位寄存器74LS194设计四位二进制数据串行加法电路（JA+JB®JC）.
3)应用74LS194设计一个四位环形计数器,其要求如下：
a．写明设计方案.
b．画出状态转换图。
c．写出功能表， 表格自拟。
d. 画出接线图。
e．实验验证其逻辑功能（输出接发光二极管）。
七、实验报告要求
1．画出标准的逻辑电路图；
2．写出设计步骤与电路工作原理;
八、回答问题
1． 在八位彩灯控制电路中
1) 一个完整周期需要几个CP;
2) 在你设计的电路中CP8，CP9,CP10,CP11的作用。
3) CP脉冲和逻辑分析仪如何配合使用，应注意什么？
2． 四位二进制数串行加法控制电路
1) 得到两数之和需几个cp，而后又在几个cp作用下使结果为0,为什么？
2) 如何将你设计的电路，改变成相反的移动方向,两数之和的低位从Q0－Q3那个端输出?
实验七 计数、译码、显示电路（异步）(这个不做)
一、实验目的
1. 熟悉数字电路计数、译码及显示过程；
2. 熟悉中规模集成计数器的结构与工作原理；
3. 掌握利用异步集成计数器电路构成任意进制计数器的方法。
二、实验原理
在数字系统中,常常需要把以某种代码形式出现的数字量用人们熟悉的十进制数字显示出来，这个过程是由译码器和显示器来完成的。其中译码器将二进制代码在编码时的原意“翻译"出来，并输出一个或一组相应的信号；显示器接受这些信号将“翻译"结果显示出来。
计数、译码、显示电路的原理框图如图5-1所示。计数器选用的是中规模集成计数器74LS290。译码器选用中规模集成七段译码/驱动器74LS48.显示器选用目前广泛使用的共阴极七段发光二极管数码显示BSR202(LED），利用不同发光段的组合，显示0－9十个数字。数码管显示的字形结构如图5—2所示。
显示器
译码驱动器
……
……
计数器
图5-2 数码管字形结构
图5-1 计数、译码、显示电路原理框图
S01
CP1
Q0 Q1 Q2 Q3
CP2
S02
R01
R02
74LS290
集成计数器74LS290是二—五—十异步计数器。内部有两个独立的计数器，即模2计数器和模5计数器；分别由两个时钟脉冲输入端CP1和CP2控制.异步清0端RO1、RO2和置9端SO1、SO2为两个计数器公用，高电平有效。功能表如表5—1所示,主要功能：
图5－3 74LS290符号
1）异步清零功能：当清零端RO1=RO2=1，SO1=0，或SO2=0时,计数器清零，Q3Q2Q1Q0=0000；
2）异步置9功能：当置9端SO1=SO2=1时，Q3Q2Q1Q0=1001；
3)当RO1=RO2=0，SO1= SO2=1时，在CP下降沿作用下实现加计数;
4)计数脉冲从CP1输入,Q0输出，则构成一位二进制计数器；
5）计数脉冲从CP2输入，Q3Q2Q1输出,则构成异步五进制计数器；
6)如果将Q0和CP2相连接,脉冲从CP1输入,输出为Q3Q2Q1Q0时，则构成8421BCD码异步十进制计数器.
表5-1 74LS290功能表
输 入
输 出
RO1
RO2
SO1
SO2
CP
Q3
Q2
Q1
Q0
1
1
0
´
´
0
0
0
0
1
1
´
0
´
0
0
0
0
´
´
1
1
´
1
0
0
1
0
´
0
´
↓
计 数
´
0
0
´
↓
计 数
0
´
´
0
↓
计 数
´
0
´
0
↓
计 数
74LS48是七段字形显示译码/驱动器，其功能如表5－2所示。
表5-2 74LS48功能表
十进制
输 入
BI /
RBO
输 出
LT
RBI
A3
A2
A1
A0
Ya
Yb
Yc
Yd
Ye
Yf
Yg
0
1
1
0
0
0
0
1
1
1
1
1
1
1
0
1
1
´
0
0
0
1
1
0
1
1
0
0
0
0
2
1
´
0
0
1
0
1
1
1
0
1
1
0
1
3
1
´
0
0
1
1
1
1
1
1
1
0
1
1
4
1
´
0
1
0
0
1
0
1
1
0
0
1
1
5
1
´
0
1
0
1
1
1
0
1
1
0
1
1
6
1
´
0
1
1
0
1
0
0
1
1
1
1
1
7
1
´
0
1
1
1
1
1
1
1
0
0
0
0
8
1
´
1
0
0
0
1
1
1
1
1
1
1
1
9
1
´
1
0
0
1
1
1
1
1
0
0
1
1
10
1
´
1
0
1
0
1
0
0
0
1
1
0
1
11
1
´
1
0
1
1
1
0
0
1
1
0
0
1
12
1
´
1
1
0
0
1
0
1
0
0
0
1
1
13
1
´
1
1
0
1
1
1
0
0
1
0
1
1
14
1
´
1
1
1
0
1
0
0
0
1
1
1
1
15
1
´
1
1
1
1
1
0
0
0
0
0
0
0
消隐
´
´
´
´
´
´
0
0
0
0
0
0
0
0
脉冲消隐
1
0
0
0
0
0
0
0
0
0
0
0
0
0
灯测试
0
´
´
´
´
´
1
1
1
1
1
1
1
1
由表5—2 可知功能如下:
（1）灯测试功能:LT可检查七段显示器各字段是否能正常发光。当LT=0时,不论A0-A3状态如何,七段全部显示,以检查各字段的好坏.
（2）消隐功能：当BI=0时，输出Ya－Yg都为低电平,各字段熄灭，其功能与LT相反.
（3)灭零输入RBI按照需要将显示的零予以熄灭。
（4）当输入A3=A2=A1=A0=0，且有RBI=0,LT=1时，灭零输出RBO将输出为0，表示本位应显示的0已熄灭.
(5）数码显示:当BI=1,译码器工作，当A3A2A1A0端输入8421BCD码时，译码器对应的输出端输出高电平1,数码显示相应的数字。
三、实验内容
1． 用74LS290计数器组成十进制计数。
图5－4 十进制计数电路
2．组成六十进制计数器
CP
1
Q0
Q1
Q2
Q3
CP
2
S01
S02
R01
R02
74LS290
CP
1
CP
2
&
74LS290
Q0
Q1
Q2
Q3
S01
S02
R01
R02
图5－5 六十进制计数电路
四、实验任务
⑴ 60进制、24进制计数器设计.
⑵ 12归1计数器设计
⑶ 完成含有分钟及小时(12小时制）计时的简易数字钟设计（含计数、译码、显示电路)
五、实验器件
1. 数字电路实验箱
2. 集成电路:74LS08、74LS48、74LS290
六、预习要求
1. 复习计数器、显示译码器的工作原理;
2. 设计六十及二十四进制级联的计数电路；
3. 熟悉实验中所用集成电路的管脚排列和逻辑功能.
七、实验报告要求
1. 写出设计步骤与电路工作原理；
2. 分析实验结果,总结实验过程中出现的故障和排除故障的方法。
八、回答问题
1. 利用74LS290实现60进制计数电路，进行异步清0时， 有时回到00，而有时会出现40，为什么?采用什么方法可有效的消除该现象？
2. 某一同学设计简易数字钟电路，将显示器的8端悬空，3端通过限流电阻接地，对吗？检查你设计的电路，显示器未加限流电阻者，请补充.
实验八 计数、译码、显示电路（同步)（4学时、仿真)
一、实验目的
1． 进一步熟悉数字电路计数、译码及显示过程；
2． 熟悉中规模集成计数器的结构与工作原理;
3． 掌握利用同步集成计数器电路构成任意进制计数器的方法。
二、实验原理
同步集成计数器74LS160
74LS160的逻辑符号如图5。1所示,图中ET、EP是工作状态控制端，为清零控制端，是预置数控制端，D3、D2、D1、D0是输入端，Q3、Q2、Q1、Q0是状态输出端，Co是进位输出端,CP是计数脉冲输入端。功能表见表5。1。
表5.1 功能表 (74LS160)
CP
ET EP
工作状态
╳
0
╳
╳ ╳
清零
1
0
╳ ╳
预置数
╳
1
1
1 0
保持
（包括C的状态）
╳
1
1
0 ╳
保持（C＝0）
1
1
1 1
计数
74LS160
Cr LD D3 D2 D1 D0
Co
Q3 Q2 Q1 Q0
CP
ET
EP
图5－1 74LS160符号图
(1)异步清零：当＝0时，立即清零，即Q3=Q2=Q1=Q0=0,与CP无关。
(2)同步预置:当＝0，而＝1时,在预置输入端预置某个数据,在CP由0变1时，将预置数D3、D2、D1、D0送入计数器.
（3）保持：当＝＝1时，只要ET、EP有0，就会使输出保持不变.即，，，,且当EP=0、ET =1时，输出信号Co的状态也保持不变;当ET =0时，无论EP为何种状态，Co一定为0。
（4）计数：当＝＝1、ET =EP=1时，工作在计数状态。由Q3Q2Q1Q0
=0000→0001……→1001。
三、实验内容
1．计数器74LS160计数器组成组成六十进制计数器
74LS16
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