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数字温度传感器DS18B20控制接口设计

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25

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数字温度传感器DS18B20控制接口设计

摘 要： DS18B20是一款经典的单总线数字温度传感器芯片，较传统的温度传感器具有结构简单、体积小、功耗小、抗干扰能力强、使用简单、可组网实现多点温度测量等优点。本设计简要介绍了数字温度传感器DS18B20 的结构与性能,着重论述了用FPGA实现对此传感器的控制，并将测到的温度在LED数码管上显示出来.
关键词:DS18B20；温度传感器；FPGA；LED数码管
Abstract： DS18B20 is a classic single-bus digital temperature sensor chip， the more traditional temperature sensor has a simple structure， small size, low power consumption, and anti—interference ability, easy to use networking to achieve multi-point temperature measurement. This design provides an overview of the structure and properties of a digital temperature sensor DS18B20， focuses on the control of this sensor using FPGA, and the measured temperature is displayed on the LED digital tube.
Keywords: DS18B20; temperature sensor； FPGA; LED digital tube

1 引言
随着科技的发展 ,温度的实时显示系统应用越来越广泛 ,比如空调遥控器上当前室温的显示、热水器温度的显示等等。实现温度的实时采集与显示系统有很多种解决方案 ，本文使用全数字温度传感器DS18B20来实现温度的实时采集FPGA作为控制中心与数据桥梁; LED数码管作为温度实时显示器件。其中DS18B20作为FPGA的外部信号源，把所采集到的温度转换为数字信号，通过接口 （113脚）传给FPGA，FPGA启动ROM内的控制程序驱动液晶模块,通过IO口和数据线把数据传送给LED数码管,将采集到的温度实时显示出来。该设计结构简单、测温准确，成本低，工作稳定可靠，具有一定的实际应用价值.
2 DS18B20温度传感器介绍
DS18B20温度传感器是美国DALLAS半导体公司最新推出的一种改进型智能温度传感器，与传统的热敏电阻等测温元件相比，它能直接读出被测温度，并且可根据实际要求通过简单的编程实现９~１２位的数字值读数方式。DS18B20的性能特点如下：
2.1 DS18B20的性能特点
独特的单线接口仅需要一个端口引脚进行通信；
多个DS18B20可以并联在惟一的三线上,实现多点组网功能；
无须外部器件；
可通过数据线供电，电压范围为3.0～5。5Ｖ；
零待机功耗；
温度以９或１２位数字；
用户可定义报警设置；
报警搜索命令识别并标志超过程序限定温度(温度报警条件）的器件；
负电压特性，电源极性接反时，温度计不会因发热而烧毁，但不能正常工作；
2.2 DS18B20的内部结构图
DS18B20采用３脚PR－35封装或８脚SOIC封装,其内部结构框图如图2-1所示.

图2-1 DS18B20内部结构框图 图2—2 DS18B20字节定义

64位ROM的结构开始８位是产品类型的编号，接着是每个器件的惟一的序号，共有48位，最后８位是前面56位的CRC检验码，这也是多个DS18B20可以采用一线进行通信的原因。温度报警触发器ＴＨ和ＴＬ，可通过软件写入户报警上下限。DS18B20温度传感器的内部存储器还包括一个高速暂存ＲＡＭ和一个非易失性的可电擦除的EERAM。高速暂存RAM的结构为８字节的存储器，结构如图2—2所示.头２个字节包含测得的温度信息，第３和第４字节ＴＨ和ＴＬ的拷贝，是易失的，每次上电复位时被刷新.第５个字节，为配置寄存器，它的内容用于确定温度值的数字转换分辨率.DS18B20工作时寄存器中的分辨率转换为相应精度的温度数值。该字节各位的定义如图3-4所示。低５位一直为１，ＴＭ是工作模式位，用于设置DS18B20在工作模式还是在测试模式，DS18B20出厂时该位被设置为０，用户要去改动，R1和Ｒ0决定温度转换的精度位数，来设置分率.
2。3 DS18B20供电方式
DS18B20有两种供电方式，一种是寄生电源强上拉供电方式，一种是外部供电方式，如下图:

图2—3 寄生电源强上拉供电方式电路图

在寄生电源供电方式下,DS18B20 从单线信号线上汲取能量:在信号线 DQ 处于高电平期间把能量储存在内部电容里，在信号线处于低电平期间消耗电容上的电能工作,直到高电平到来再给寄生电源（电容）充电。为了使 DS18B20 在动态转换周期中获得足够的电流供应，当进行温度转换或拷贝到 E2 存储器操作时，用 MOSFET 把 I/O 线直接拉到 VCC 就可提供足够的电流,在发出任何涉及到拷贝到 E2 存储器或启动温度转换的指令后，必须在最多 10μS 内把 I/O 线转换到强上拉状态。在强上拉方式下可以解决电流供应不走的问题,因此也适合于多点测温应用，缺点就是要多占用一根 I/O 口线进行强上拉切换。

图2-4 外部电源供电方式电路图

在外部电源供电方式下，DS18B20 工作电源由 VDD 引脚接入，此时 I/O 线不需要强上拉，不存在电源电流不足的问题，可以保证转换精度，同时在总线上理论可以挂接任意多个 DS18B20 传感器，组成多点测温系统.在外部供电的方式下，DS18B20的GND引脚不能悬空,否则不能转换温度,读取的温度总是 85℃。
3 设计需求
温度测量范围：-55℃~+125℃
可编程为9位～12位A/D转换精度
测温分辨率可达0。0625℃
LED数码管直读显示
4 设计方案
4.1 硬件设计
将[DF2C8]FPGA 核心板和[EB—F2］基础实验板连接在一起,同时使能DS18B20 模块和数码管模块：数码管使能：用“短路帽"将实验板上的JP4和JP5全部短接。DS18B20 温度传感器使能跳线JP10 全部短接，元件安装示意如下图4—1和4-2（注意方向,半圆形的一边朝板子内部,平面朝外，和板上的图示一致)。

图 4—1：数码管使能图示 图 4-2：温度传感器安装和使能图示
4.2 程序设计
DS18B20的工作遵循严格的单总线协议.主机首先发一复位脉冲，使信号线上所有的DS18B20芯片都被复位，接着发送ROM操作命令，使序列号编码匹配的DS18B20被激活,准备接收下面的内存访问命令。内存访问命令控制选中的DS18B 20的工作状态,完成整个温度转换、读取等工作(单总线在ROM命令发送之前存储命令和控制命令不起作用)。在对DS18B20进行操作的整个过程中，主要包括三个关键过程：主机搜索 DS18B20序列号、启动在线DS18B20作温度转换、读取在线DS18B20温度值.
工作中系统对DS18B20的操作以ROM命令和存储器命令形式出现。其中ROM 操作命令均为8位长,命令代码分别为：读 ROM（33H)、匹配ROM(55H)、跳过ROM(C CH)、搜索ROM(FOH）和告警搜索（ECH）命令.存储器操作命令为:写暂存存储器(4E H)、读暂存存储器（BEH)、复制暂存存储器(48H)、温度变换(44H）、重新调出EE RAM（BSH）和读电源供电方式（B4H)命令.
本设计通过FPGA上的核心芯片控制温度传感器进行温度到电量到数字量的转换，并通过数码管显示接口显示出来,其中最主要的温度传感器的控制模块的Verilog HDL 代码见附件DS18B20_CTL.v.
5 设计说明
LED_CTL.v 是数码管显示功能模块,DS18B20_CTL.v 是温度传感器的控制
模块，TEMP.v为顶层模块，实例化了前面两个模块，并将采集的温度值送至数码管迚行显示。
6 仿真测试结果
下载配置文件后，可在数码管上观察到带一位小数的温度数值。如果用手捏住传感器，会収现显示的温度在升高。如下图：

图6-1 测温效果图示

参考文献：
[1] 沙占友 集成传感器的应用[M]。 中国电力出版社。
［2] 罗钧,童景琳。 智能传感器数据采集与信号处理[M]. 化学工业出版社
［3］ 周月霞，孙传友。 DS18B20硬件连接及软件编程［J]. 传感器世界，2001,12.
［4] 王晓娟，张海燕,梁延兴.基于DS18B20的温度实时采集与显示系统的设计与实现[J］。 ， 2007：38-41。
［5] 党 峰, 王敬农， 高国旺. 基于DS18B20 的数字式温度计的实现[ J] . 山西电子技术， 2007( 3)
[6］ 金伟正。 单线数字温度传感器的原理与应用[ J］ 。 仪表技术与传感器, 2000（ 7） : 42— 43.
附件:
DS18B20_CTL.v：
`define UD #1

`define ALL_CLEAR_T 16’h0 //0 at start， set to 0
`define INIT_SETZ_T 16’h61A8 //500us ＠ 50MHz
`define INIT_SAMP_T 16'h7148 //580us ＠ 50MHz
`define INIT_END_T 16'hC350 //1ms ＠ 50MHz
`define WR_SETVAL_T 16’hFA //5us ＠ 50MHz
`define WR_SETZ_T 16'hEA6 //75us @ 50MHz
`define WR_END_T 16’hFA0 //80us ＠ 50MHz
`define RD_SETZ_T 16’h64 //2us @ 50MHz
`define RD_SAMP_T 16'h28A //13us @ 50MHz
`define RD_END_T 16’hFA0 //80us @ 50MHz
`define BIT_DELAY 16'hDAC //70us @ 50MHz
`define BYTE_DELAY 16’h618A //500us @ 50MHz

module DS18B20_CTL
（
//Global input ports.
SYSCLK，
RST_B,

//TEMP ports。
TEMP_IO,

//Output ports.
TEMP_D1,
TEMP_D2,
TEMP_D3,
TEMP_D4,
TEMP_D5，
TEMP_D6，
TEMP_D7，
TEMP_D8，
TEMP_D9
）；

//===========================================================================
//Input and output declaration。
//===========================================================================

input SYSCLK;
input RST_B;

inout TEMP_IO；

output ［7:0］ TEMP_D1;
output ［7:0］ TEMP_D2；
output [7:0] TEMP_D3；
output [7:0] TEMP_D4；
output ［7:0］ TEMP_D5；
output [7:0］ TEMP_D6；
output [7:0] TEMP_D7;
output ［7:0］ TEMP_D8；
output ［7：0] TEMP_D9；

//===========================================================================
//Wire and reg declaration.
//===========================================================================

wire SYSCLK；
wire RST_B；
wire TEMP_IO;

reg ［7：0］ TEMP_D1;
reg [7:0] TEMP_D2;
reg ［7：0］ TEMP_D3；
reg [7：0] TEMP_D4;
reg ［7:0] TEMP_D5；
reg [7：0] TEMP_D6;
reg [7:0］ TEMP_D7；
reg ［7：0］ TEMP_D8;
reg [7：0］ TEMP_D9；

//===========================================================================
//Wire and reg in the module。
//===========================================================================

//Used for bit control.
reg [3:0] BIT_CS;
reg [3:0] BIT_NS；

parameter BIT_IDLE = 4’h0；
parameter BIT_INIT = 4’h1；
parameter BIT_READ = 4'h2；
parameter BIT_WRITE = 4'h3;
parameter BIT_DELAY = 4'h4;
parameter BIT_END = 4'h5；

reg [15：0］ TIME_CNT;
reg [15:0］ TIME_CNT_N;

reg ［1：0] TEMP_IOREG;
reg [1:0] TEMP_IOREG_N；

reg TEMP_IO_FLAG；

parameter SET0 = 2’h0；
parameter SET1 = 2'h1;
parameter SETZ = 2’h2;
parameter NSET = 2’h3；

wire CMD_INIT；
wire CMD_READ;
wire CMD_WRITE；

//Used for byte control.
parameter BYTE_IDLE = 4’h0；
parameter BYTE_INIT = 4’h1；
parameter BYTE_READ = 4’h2;
parameter BYTE_WRITE = 4’h3;
parameter BYTE_DELAY = 4’h4;
parameter BYTE_END = 4'h5；

reg [3：0] BYTE_CS;
reg ［3:0］ BYTE_NS；

reg ［2:0] CTL_FLAG;
reg ［2:0] CTL_FLAG_N;

reg ［3：0] BIT_CNT；
reg ［3：0] BIT_CNT_N;

reg ［7:0］ SHIFT_REG_IO；
reg ［7:0] SHIFT_REG_IO_N；

//Used for flow control。
parameter FLOW_IDLE = 4’h0;
parameter FLOW_INIT = 4'h1；
parameter FLOW_START = 4'h2；
parameter FLOW_POLL = 4’h3;

parameter FLAG_IDLE = 3’h0；
parameter FLAG_INIT = 3'h1;
parameter FLAG_READ = 3’h2;
parameter FLAG_WRITE = 3’h3；
parameter FLAG_DELAY = 3'h4;

reg [3：0］ FLOW_CS;
reg [3：0] FLOW_NS；

reg [4：0] BYTE_CNT;
reg ［4：0］ BYTE_CNT_N；

reg ［7：0］ TEMP_DI；

reg ［7:0] TEMP_D1_N；
reg [7：0］ TEMP_D2_N；
reg ［7:0］ TEMP_D3_N;
reg [7:0］ TEMP_D4_N；
reg ［7:0］ TEMP_D5_N；
reg ［7:0] TEMP_D6_N；
reg [7：0］ TEMP_D7_N；
reg ［7：0] TEMP_D8_N;
reg [7：0] TEMP_D9_N；

//===========================================================================
//Bit Control Logic.
//===========================================================================

//—-—-----—-————-—-——-——-—-——--——-———--—-—---—-—--——-———-——----——--—-————-----
//Some control single of Bit control logic.
//——--—————-—-———--—-———---—--———--——--—---——-——--—--——--———----—-—---——-——-——

//Command of input by outside.
assign CMD_INIT = (BYTE_CS == BYTE_INIT）;
assign CMD_READ = （BYTE_CS == BYTE_READ)；
assign CMD_WRITE = (BYTE_CS == BYTE_WRITE）；

//TIME_CNT， time count for timing of TEMP.
always @ （posedge SYSCLK or negedge RST_B）
begin
if(！RST_B）
TIME_CNT 〈= `UD 16'h0;
else
TIME_CNT <= `UD TIME_CNT_N;
end

always @ （*）
begin
if(（BIT_CS ！= BIT_NS） ｜｜ （BYTE_CS ！= BYTE_NS))
TIME_CNT_N = 16’h0;
else
TIME_CNT_N = TIME_CNT + 16'h1；
end

//-———-—-———-—-——--——-——-———-———-—----—-———————-—-—-———----—--————-—---——-———-
//State machine of Bit control logic。
//--————---———--—-—--—--——--——-——-——--—-—-—--——--—-—---————————-——--—---————-—

//Bit control state machine。
always ＠ (posedge SYSCLK or negedge RST_B）
begin
if（!RST_B)
BIT_CS 〈= `UD BIT_IDLE；
else
BIT_CS <= `UD BIT_NS；
end

always ＠ (＊)
begin
case（BIT_CS）
BIT_IDLE : if（CMD_INIT）
BIT_NS = BIT_INIT；
else if(CMD_READ)
BIT_NS = BIT_READ;
else if(CMD_WRITE)
BIT_NS = BIT_WRITE;
else
BIT_NS = BIT_CS；

BIT_INIT : if（TIME_CNT == `INIT_END_T）
BIT_NS = BIT_DELAY;
else
BIT_NS = BIT_CS;

BIT_READ : if(TIME_CNT == `RD_END_T）
BIT_NS = BIT_DELAY;
else
BIT_NS = BIT_CS;

BIT_WRITE : if(TIME_CNT == `WR_END_T)
BIT_NS = BIT_DELAY;
else
BIT_NS = BIT_CS；

BIT_DELAY : if（TIME_CNT == `BIT_DELAY）
BIT_NS = BIT_END；
else
BIT_NS = BIT_CS;

BIT_END : BIT_NS = BIT_IDLE；
default : BIT_NS = BIT_IDLE；
endcase
end

//-------—----—--—-—-—--———---—-—--——-—-——---————-—------------—--—--——————-—
//18B20 output bit control.
//-——-—---——---——-——--———---—-—-——-—————---—--—-—-—-—-—-————----——--—-——-——-—

//TEMP_IO， this is a tri-state io connect to 18B20。
//But it need a register for save the current time， otherwise latch.
//First, Register is 2bit , 2’h0 for 0 ， 2’h1 for 1, 2’h2 for z.
always @ （posedge SYSCLK or negedge RST_B）
begin
if（！RST_B)
TEMP_IOREG <= `UD SETZ；
else
TEMP_IOREG 〈= `UD TEMP_IOREG_N；
end

always ＠ （*)
begin
case（BIT_CS)
BIT_IDLE : TEMP_IOREG_N = SETZ;

BIT_INIT : if(TIME_CNT == `ALL_CLEAR_T）
TEMP_IOREG_N = SET0;
else if(TIME_CNT == `INIT_SETZ_T)
TEMP_IOREG_N = SETZ;
else
TEMP_IOREG_N = TEMP_IOREG；

BIT_READ ： if(TIME_CNT == `ALL_CLEAR_T)
TEMP_IOREG_N = SET0；
else if(TIME_CNT == `RD_SETZ_T）
TEMP_IOREG_N = SETZ；
else
TEMP_IOREG_N = TEMP_IOREG；

BIT_WRITE ： if（TIME_CNT == `ALL_CLEAR_T）
TEMP_IOREG_N = SET0;
else if（TIME_CNT == `WR_SETVAL_T）
TEMP_IOREG_N = NSET；
else if（TIME_CNT == `WR_SETZ_T）
TEMP_IOREG_N = SETZ；
else
TEMP_IOREG_N = TEMP_IOREG；

default : TEMP_IOREG_N = TEMP_IOREG;
endcase
end

//Second， set the value of 18B20_I0.
always ＠ (＊）
begin
case（TEMP_IOREG）
SET0 ： TEMP_IO_FLAG = 1'h0；
SET1 : TEMP_IO_FLAG = 1'h1；
SETZ : TEMP_IO_FLAG = 1’hz；
NSET : TEMP_IO_FLAG = SHIFT_REG_IO[0];
default ： TEMP_IO_FLAG = 1'hz;
endcase
end

assign TEMP_IO = （TEMP_IOREG == SETZ） ？ 1’hz : TEMP_IO_FLAG;

//Bit control， count when every bit end。
always ＠ (posedge SYSCLK or negedge RST_B）
begin
if(!RST_B）
BIT_CNT <= `UD 4'h0；
else
BIT_CNT <= `UD BIT_CNT_N;
end

always ＠ （＊)
begin
if(BYTE_CS == BYTE_IDLE)
BIT_CNT_N = 4’h0;
else if（BIT_CS == BIT_END)
BIT_CNT_N = BIT_CNT + 4'h1；
else
BIT_CNT_N = BIT_CNT;
end

//Shift reg for read/write the TEMP.
always ＠ (posedge SYSCLK or negedge RST_B）
begin
if(！RST_B）
SHIFT_REG_IO 〈= `UD 8’h0;
else
SHIFT_REG_IO <= `UD SHIFT_REG_IO_N；
end

always ＠ （*）
begin
if((BYTE_CS == BYTE_IDLE） ＆＆ （BYTE_NS == BYTE_READ））
SHIFT_REG_IO_N = 8’h0；
else if（(BYTE_CS == BYTE_READ) && (BIT_CS == BIT_READ) && (TIME_CNT == `RD_SAMP_T）)
SHIFT_REG_IO_N = ｛TEMP_IO /*1’h1＊/ , SHIFT_REG_IO[7：1]｝;
else if(（BYTE_CS == BYTE_IDLE) && (BYTE_NS == BYTE_WRITE)）
SHIFT_REG_IO_N = TEMP_DI；
else if（（BYTE_CS == BYTE_WRITE) && （BIT_CS == BIT_END)）
SHIFT_REG_IO_N = {1’h0,SHIFT_REG_IO［7：1]}；
else
SHIFT_REG_IO_N = SHIFT_REG_IO;
end

//-—-—----—————-—--————---—--—————---——------—----—-—-------——-———---—-————-—
//Byte control state machine.
//———----—---——-——--—---—---—---————--—-——---—————----—--——-————------—-—-——-

//State machine.
always ＠ (posedge SYSCLK or negedge RST_B）
begin
if（!RST_B)
BYTE_CS <= `UD BYTE_IDLE;
else
BYTE_CS <= `UD BYTE_NS；
end

always @ (＊）
begin
case(BYTE_CS)
BYTE_IDLE : if（CTL_FLAG == FLAG_INIT)
BYTE_NS = BYTE_INIT；
else if（CTL_FLAG == FLAG_READ)
BYTE_NS = BYTE_READ;
else if(CTL_FLAG == FLAG_WRITE)
BYTE_NS = BYTE_WRITE;
else if(CTL_FLAG == FLAG_DELAY)
BYTE_NS = BYTE_DELAY；
else
BYTE_NS = BYTE_CS；

BYTE_INIT ： if（BIT_CS == BIT_END）
BYTE_NS = BYTE_END;
else
BYTE_NS = BYTE_CS；

BYTE_READ ： if(（BIT_CNT == 4'h7） && (BIT_CS == BIT_END)）
BYTE_NS = BYTE_DELAY；
else
BYTE_NS = BYTE_CS；

BYTE_WRITE : if(（BIT_CNT == 4'h7） &＆ （BIT_CS == BIT_END))
BYTE_NS = BYTE_END;
else
BYTE_NS = BYTE_CS;

BYTE_DELAY ： if(TIME_CNT == `BYTE_DELAY）
BYTE_NS = BYTE_END；
else
BYTE_NS = BYTE_CS；

BYTE_END ： BYTE_NS = BYTE_IDLE;
default : BYTE_NS = BYTE_IDLE；
endcase
end

//============================================================================
//Flow control.
//============================================================================

//—-————————-—--—--————--——-—-—-——-———----—--—-—--———----—--—————————----—-———
//Some control single for flow control.
//—-—---—-————-——-———---—-—-—————--------—-———--——--—————--—————--——-——--—-—--

//Byte count, count when every byte end。
always ＠ （posedge SYSCLK or negedge RST_B)
begin
if(!RST_B)
BYTE_CNT 〈= `UD 5’h0;
else
BYTE_CNT 〈= `UD BYTE_CNT_N；
end

always ＠ (＊）
begin
if（FLOW_CS != FLOW_NS）
BYTE_CNT_N = 5’h0；
else if（BYTE_CS == BYTE_END)
BYTE_CNT_N = BYTE_CNT + 5’h1;
else
BYTE_CNT_N = BYTE_CNT；
end

//——--——---——-—-—-—-—-——————--——---————-—-—--———-------—-—-—-—--—----—----—--
//Flow control state machine.
//-—---——-—-—-——-—————-——--——-—-——-—--——--———-—--——-———-—-—--—-—---——---——-—-

//State machine.
always ＠ （posedge SYSCLK or negedge R