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10物教期末考试范围
（考试范围重点在第四章和第六章，以布置过的作业和例题为主，可能会稍微改变下数据）
一、 填空题（10个空格,涉及到第一章数制转换方面的计算以及各章一些最基本概念)
二、 代数法化简（第二章）
三、 卡诺图化简（第二章)
四、 分析一个组合逻辑电路，写出逻辑表达式、列出真值表、说明逻辑功能(第四章)
五、 根据给定的功能要求，设计出一个组合逻辑电路(第四章）
六、 用74x138或74x151设计逻辑函数,画出接线示意图（第四章)
七、 分析一个同步时序逻辑电路,列出激励方程组、输出方程，求状态方程，画状态表、状态图、时序图，说明逻辑功能（第六章）
八、 设计一个同步时序逻辑电路(如序列检测器）（第六章）
九、 用74x161构成某个任意进制计数器(反馈清零法、反馈置数法)或者根据给出的图分析出是几进制计数器，会画状态图（第六章）
第一卷
在二进制数译码器中,若输入有4位代码，则输出有( ）
2
4
8
16
在下列电路中( )属于组合逻辑电路
触发器
计数器
数据选择器
寄存器
能实现从多个输入端中选择出一路作为输出的电路称为（ )
触发器
计数器
数据选择器
译码器
用来判断电路全部输入中1个的个数奇偶性的电路称为（ ）
触发器
计数器
数据选择器
奇偶校验器
如果需要判断两个二进制数的大小或相等,可以使用( )电路
译码器
编码器
数据选择器
数据比较器
从结构看，组合逻辑电路由门电路构成,不含（），也不含反馈,信号从输入开始单向传输到输出
在几个信号同时输入的时候，只允许优先级别高的进行的编码叫（）
从若干输入数据中选择一路作为输出的电路叫（）
一个二进制编码器若需要对12个输入信号进行编码,则要采用（）位二进制代码
当输入变量中“1”的个数为奇数时候，奇校验器的输出为 ，当输入变量中“1”的个数为偶数时候，奇校验器的输出为
第三卷
窗体底端
用低电平为输出有效的译码器实现组合逻辑电路时,还需要( )
与非门
或非门
与门
或门
组合逻辑电路的竞争-冒险是由于（ ）引起的
电路不是最简
电路有多个输出
电路中存在延迟
电路使用不同的门电路
只考虑本位数而不考虑低位来的进位的加法称为（ ）
全加
半加
全减
半减
把代码的特定含义翻译出来的过程称为（ ）
译码
编码
数据选择
奇偶校验
在各种显示器件中，（ ）的功耗是最小的
荧光数码管
半导体数码管
液晶显示器
辉光数码管
用二进制代码表示有关对象的过程叫（）
输出低电平有效的2—10进制译码器输入8421BCD码为0110.其输出Y9—Y0（）
由竞争而可能产生输出干扰脉冲的现象称为（）
两个1位二进制数相加叫做 。两个同为的加数和来自低位的进位三者相加叫做
将1999个1异或起来得到的结果为 ；而2000个一异或的结果是
窗体底端
第四卷
属于组合逻辑电路的部件是(）
编码器
寄存器
触发器
计数器
指出下列电路中能够把串行数据变成并行数据的电路应该是（)
JK触发器
3/8线译码器
移位寄存器
十进制计数器
一个16选一的数据选择器，其地址输入端有()个
1
2
4
16
二输入与非门当输入变化为()时，输出可能有竞争冒险
01→10
00→10
10→11
11→01
以下哪个不是消除竟争冒险的方法。
接入滤波电容
引入选通脉冲
改变输入信号频率
修改逻辑设计
假设Zi为电路的输出，xi为电路的输入，yi为电路的状态，Zi=fi(x1…xn,y1…yn),i=1，2…r ，Zi描述的是（)电路
组合逻辑电路的冒险现象是由()引起
组合逻辑电路的冒险现象表现为（）脉冲
三输入、八输出译码器,对任一组输入值其有效输出个数为(）
编码与（)是互逆的过程
＊第五卷
下列表达式中不存在竞争冒险的有（）
Y=/B+AB
Y=AB+/BC
Y=AB/C+AB
Y=(A+/B）A/D
若在编码器中有50个编码对象，则要求输出二进制代码位数为(）位
5
6
10
50
一个16选一的数据选择器，其地址输入（选择控制输入）端有(）个
1
2
4
16
一个8选一数据选择器的数据输入端有（）个
1
2
4
8
在下列逻辑电路中，不是组合逻辑电路的有(）
译码器
编码器
全加器
寄存器
半导体数码显示器的内部接法有（）种形式
对于共阳接法的发光二极管数码显示器，应采用(）电平驱动的七段显示译码器
消除竟争冒险的方法有修改逻辑设计，加选通脉冲和(）
逻辑运算式1•0•（1+0）的值为（）
(1+0)•（1+0）的值为（）
*第六卷
组合逻辑电路消除竞争冒险的方法有（）
修改逻辑设计
在输出端接入滤波电容
后级加缓冲电路
屏蔽输入信号的尖峰干扰
2
6
7
8
以下电路中,加以适当辅助门电路，（）适于实现单输出组合逻辑电路
二进制译码器
数据选择器
数值比较器
七段显示译码器
"用四选一数据选择器实现函数Y=A1A0+/A1 A0，应使（)”
D0=D2=0，D1=D3=1
D0=D2=1，D1=D3=0
D0=D1=0，D2=D3=1
D0=D1=1，D2=D3=0
二进制译码器相当于是一个最小项发生器，便于()电路
组合逻辑电路
时序逻辑电路
门电路
脉冲单元电路
液晶显示器的优点是功耗极小、工作电压(）
半导体数码显示器的工作电流（），约10mA左右，因此，需要考虑电流驱动能力问题
共阴接法发光二极管数码显示器需选用有效输出为（)电平的七段显示译码器来驱动
数据选择器和数据（）的功能正好相反，互为逆过程
半导体数码显示器的内部接法有（）和共阳极
第一卷
窗体顶端
边沿结构的集成JK型触发器是在CP的( ） 触发的
上升沿
下降沿
高电平
低电平
"已知R，S是2个与非门构成的基本RS触发器的输入端,则约束条件为（ ）"
R+S=1
R+S=0
RS=1
RS=0
用8级触发器可以记忆（ ）种不同的状态
8
16
128
256
在下列触发器中,有约束条件的是（）
主从JK F/F
主从D F/F
同步RS F/F
边沿D F/F
为实现将JK触发器转换为D触发器，应使 （）
"J=D,K=/D"
”K=D,J=/D”
J=K=D
J=K=/D
具有两个稳定状态并能接收，保持和输出送来的信号的电路叫（）
触发器功能的表示方法有特性表，特征方程，状态图和（）
”根据在CP控制下，逻辑功能的不同,常把时钟触发器分为（），D，JK,T和T'5种类”
维持阻塞D触发器是在CP的(）触发
基本RS触发器可以用 门和 门构成
第二卷
窗体顶端
”已知R，S是或非门构成的基本RS触发器的输入端，则约束条件为（ ）"
RS=0
R+S=1
RS=1
R+S=0
若JK触发器的原状态为0，欲在CP作用后仍保持0状态，则激励函数JK的值应为（)
J=1 K=1
J=0 K=0
J=0 K=x
J=x K=x
存在约束条件的是（ ）触发器
基本RS
D 锁存器
JK
D 边沿器
对于T触发器，若原态Qn=1,欲使新态Qn+1=1，应使输入T=(）
0
1
Q
以上答案都可以
对于JK触发器，若J=K，则可完成（）触发器的逻辑功能
RS
D
T
T’
一级触发器可以记忆（）位二进制信息,共有0和1两种状态
由或与非门构成的基本RS触发器约束条件是(）
常用集成触发器有边沿JK触发器和（）两种
把JK触发器转换为T`触发器的方法是将J和K都置(）
结构完善的集成触发器有 和 两种类型
第三卷
窗体顶端
n位触发器构成的扭环形计数器,其无关状态数为个
2n-n
2n—2n
2n
2n-1
4个边沿JK触发器,可以存储（ ）位二进制数
4
8
16
2
下列各种电路结构的触发器中哪种能构成移位寄存器
基本RS触发器
同步RS触发器
主从结构触发器
JK触发器
施密特触发器常用于对脉冲波形的(）
定时
计数
整形
滤波
多谐振荡器有(）个稳定状态
0
1
2
3
施密特触发器有（）个稳定状态
一个 JK 触发器有(）个稳态
一个 JK 触发器可存储()位二进制数
(）触发器有一个稳定状态和一个暂稳状态
（）触发器有两个稳定状态、有两个不同的触发电平，具有回差特性
第四卷
窗体顶端
D触发器的特征方程为()
Qn=/D
Qn=D
Qn+1=/D
Qn+1=D
用n个触发器构成计数器，可得到最大计数长度是（)
n
2n
2n
2n-1
用触发器设计一个24进制的计数器，至少需要(）个触发器
3
4
5
6
下列各种电路结构的触发器中哪种能构成移位寄存器(）
基本RS触发器
同步RS触发器
主从结构触发器
SR锁存器
T触发器中,当T=1时，触发器实现()功能
置1
置0
计数
保持
单稳态触发器，施密特触发器，多谐振荡器均可由（）外接少量阻容元件构成
5位扭环形计数器的无效状态为(）
触发器存储8位二进制信息要（）个触发器
集成触发器的管脚标记为/RD，/RD是(）端。
当电路要根据输入JK信号的状态来控制输出状态时，必须使/RD为(）电平
*第六卷
窗体顶端
对于T触发器,若原态Qn=0，欲使新态Qn+1=1，应使输入T=(）
0
1
Q
/Q
对于T触发器，若原态Qn=1，欲使新态Qn+1=1，应使输入T=()
0
1
Q
/Q
对于D触发器，欲使Qn+1=Qn，应使输入D=（）
0
1
Q
/Q
欲使D触发器按Qn+1=/Qn工作，应使输入D=()
0
2
Q
/Q
欲使JK触发器按Qn+1=Qn工作，可使JK触发器的输入端（)
J=K=0
”J=Q,K=/Q"
"J=/Q，K=Q"
"J=Q,K=0"
触发器中，没有约束条件的是（)
对于JK触发器，若J=K，则可完成(）触发器的逻辑功能
边沿式D触发器是一种(）稳态电路
一个基本RS触发器在正常工作时，不允许输入R=S=1的信号，因此它的约束条件是(）
在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的(）
第一卷
8位移位寄存器可以存放（ ）位二进制代码
4
8
16
256
同步4位二进制计数器的借位方程为B=/Q4＊/Q3*/Q2*/Q1则可知B的周期和正脉冲宽度为（）
16个CP周期和2个CP周期
16个CP周期和1个CP周期
8个CP周期和8个CP周期
8个CP周期和4个CP周期
若4位二进制加法计数器正常工作时，由0000状态开始计数，则经过43个输入计数脉冲后，计数器的状态为（ )
00 11
1011
1101
1110
在下列器件中,不属于时序逻辑电路的是（ ）
计数器
移位寄存器
全加器
序列信号检测器
用反馈复位法来改变由8位二进制加法计数器的模值，可以实现（ )模值范围的计数器
(1—15)
(1-16)
1-32
1-256
任一时刻的稳定输出不仅决定于该时刻的输入，而且还与电路原来状态有关的电路称为（）电路
可以用来暂时存放数据的器件叫(）
移位移位寄存器的主要用途有保存数据，并串转换和()
最长线性序列移存型计数器可以构成(）电路
通过级联的方法，把三片4位十进制计数器CT74160连接成为12位十进制计数器后，其最大模值是（)
第二卷
窗体顶端
构成模值为256的二进制计数器,需要( ）级触发器
2
128
8
256
同步清除计数器是指（ )的计数器
具有清除功能的同步型
具有清除功能的异步型
清除信号与时钟信号同时有效才能清除
清除信号与时钟信号无关
设计一个能存放8位二进制代码的寄存器，需要由（ ）个触发器构成
8
4
3
2
在下列功能表示方法中,不适合用于时序逻辑电路功能表示方法的是（ ）
状态转换图
特性方程
时序图
数理方程
用反馈复位法来改变由2位十进制加法计数器的模值，可以实现（ ）模值范围的计数器
(1—10)
(1-16）
1-99
1—100
n级移位寄存器可以存放（）位二进制数据
由8级触发器构成的二进制计数器模值为（)
在设计序列信号检测器时，如果被检测的序列信号的学列长度是7位,则用于表示该电路的最简原始状态转换图的状态个数是(）个
时序逻辑电路由 和 两部分组成
按计数器中个触发器状态更新不同，可将计数器为 和 两种类型
第三卷
同步计数器是指( ）的计数器
由同类型的触发器构成
各触发器的始终端连一起，统一由系统时钟控制
可用前级的输出做后级触发器的时钟
可用后级输出做前级触发器的时钟
已知 Q3 Q2 Q1 Q0是同步十进制计数器的触发器输出,若以Q3作为进位，则其周期和正脉冲宽度为（ )
10个CP脉冲,正脉冲宽度为1个CP周期
10个CP脉冲，正脉冲宽度为2个CP周期
10个CP脉冲，正脉冲宽度为4个CP周期
10个CP脉冲，正脉冲宽度为8个CP周期
一个4位移位寄存器原来的状态为0000.如果串行输入始终为1，则经过4个移位脉冲寄存器的内容后为( ）
000 1
0 111
1110
1111
可以用来暂时存放数据的器件是（ ）
计数器
寄存器
全加器
序列信号检测器
异同步清除计数器是指（ ）的计数器
具有清除功能的同步型
具有清除功能的异步型
清除信号与时钟信号同时有效才能清除的
清除信号与时钟信号无关的
时序逻辑电路的功能表示方法有特性表，特性方程,时序图和(）
在工作速度要求较高时，在同步计数器和异步计数器两者之中，应选用（）
由8级触发器构成的十进制计数器模值为(）
由8个触发器构成计数器,它的技术状态最多为（）个
利用集成计数器的预知功能，也可以改变计数器的模值，得到任意进制计数器,一般把这种方法称为(）
第四卷
窗体顶端
由10级触发器构成的二进制计数器，其模值为( ）
10
20
1000
1024
若4位同步二进制加法计数器当前的状态时0111,下一个输入时钟脉冲后,其内容变为（）
0 111
0 110
1000
00 11
可以用来实现并/串转换和串/并转换的器件是( ）
计数器
移位寄存器
存储器
全加器
4位顺序脉冲信号发生器电路的状态转换图由（ ）个状态循环构成
4
8
16
32
4位顺序脉冲信号发生器的状态转换图由（）个状态循环构成
1
2
3
4
CT74373是具有(）的8D锁存器
通过级联的方法,把两片4位二进制计数器CT74161连接成为8位二进制计数器后，其最大模值是（）
用进位输出C预置法师把进位输出C经反相后接至计数器的（），然后根据设计需要，把计数器的预置数据输入端接好预置数据
时序逻辑电路按触发器是终端的连接方式不同可以分为 和 两类
一般地说,模值相同的同步计数器比异步计数器的结构 ，工作速度
第五卷
窗体顶端
下列电路中不属于时序电路的是(）
同步计数器
异步计数器
组合逻辑电路
数据寄存器
CT74LS290计数器的计数工作方式有（)种
1
2
3
4
3线—8线译码器有()
3条输入线,8条输出线
8条输入线，3条输出线
2条输入线，8条输出线
3条输入线，4条输出线
一个五位的二进制加法计数器，初始状态为00000，问经过201个输入脉冲后，此计数器的状态为(）
0 0111
0 0101
0 1000
0 1001
数 字 电 路 中 的 工 作 信 号 为(）
直 流 信 号
脉 冲 信 号
随 时 间 连 续 变 化 的 电 信 号
交流信号
含用触发器的数字电路属于(）电路
TTL、CMOS电路中，工作电压为5V的是（）
TTL、CMOS电路中，要特别注意防静电的是（）
假设Zi为电路的输出,xi为电路的输入，yi为电路的状态，Zi=fi(x1…xn),i=1，2…r，Zi描述的是（）电路
时序逻辑电路的输出不仅和 有关，而且还与电路 状态有关
第六卷
窗体顶端
若一个逻辑函数由三个变量组成，则最小项共有（）
5
6
7
8
移位寄存器由4个触发器组成，用它构成的环形计数器具有(）种有效状态；扭环形计数器具有（)种有效状态
16,8
8,4
4，4
4，8
用二进制异步计数器从0做加法，计到十进制数178，则最少需要（）个触发器
2
6
7
8
74LS290计数器的计数工作方式有（)种
1
2
3
4
时序逻辑电路中一定是含()
触发器
组合逻辑电路
移位寄存器
译码器
欲构成能记最大十进制数为999的计数器，至少需要()片十进制加法计数器，
没有输入变量的时序电路又称（）型电路
米利型时序电路输出信号与输入和(）有关
如果某计数器中的触发器不是同时翻转,这种计数器称为（）计数器
n进制计数器中的n表示计数器的计数状态个数，最大计数值是（）
第七卷
同步时序电路和异步时序电路比较，其差异在于后者（）
没有触发器
没有统一的时钟脉冲控制
没有稳定状态
输出只与内部状态有关
有一个左移位寄存器,当预先置入1011后，其串行固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（）
1011—0110-1100—1000—0000
1011—0101-0010-0001—0000
1011—0101—0110-0001-0000
1011—0110-0100-1000—0000
同步计数器和异步计数器比较，同步计数器的显著优点是（)
工作速度高
触发器利用率高
电路简单
不受时钟CP控制
把一个五进制计数器与一个四进制计数器串联可得到(）进制计数器
4
5
9
20
下列逻辑电路中为时序逻辑电路的是()
变量译码器
加法器
数码寄存器
数据选择器
”寄存器按照功能不同可分为两类,数码寄存器和(）寄存器”
数字电路按照是否有记忆功能通常可分为两类组合逻辑电路和()
由四位移位寄存器构成的顺序脉冲发生器可产生(）个顺序脉冲
时序逻辑电路按照其触发器是否有统一的时钟控制分为异步时序电路和（)
同步时序电路由组合电路和（）两部分组成
第八卷
窗体顶端
N个触发器可以构成最大计数长度(进制数）为(）的计数器
N
2N
N2
2N
N个触发器可以构成能寄存()位二进制数码的寄存器
N-1
N
N+1
2N
五个D触发器构成环形计数器，其计数长度为()
5
10
25
32
同步时序电路和异步时序电路比较，其差异在于后者()
没有触发器
没有统一的时钟脉冲控制
没有稳定状态
输出只与内部状态有关
一位8421BCD码计数器至少需要（）个触发器
3
4
5
10
(）电路具有统一的时钟CP控制。
"环形计数器如果不作（）修改，则总有孤立状态存在”
组合电路和(）不含有记忆功能的器件
在同步时序电路的设计中,最简状态表的状态数为（），又是用N级触发器来实现其电路则不需检查电路的自启动性
利用反馈归零法获得N进制计数器时,若为()则状态SN只是短暂的过渡状态，不能稳定而是立刻变为0状态
第九卷
欲设计01234567这几个数的计数器如果设计合理，采用同步二进制计数器，最少应使用（）级触发器。
2
3
4
8
"8位移位寄存器,串行输入时经(）个脉冲后,8位数码全部移入寄存器中"
1
2
4
8
用二进制异步计数器从0做加法，计到十进制数178，则最少需要（)个触发器
2
6
7
8
某电视机水平—垂直扫描发生器需要一个分频器将31500HZ的脉冲转换为60HZ的脉冲欲构成此分频器至少需要()个触发器
10
60
525
31500
某移位寄存器的时钟脉冲频率为100KHZ欲将存放在该寄存器中的数左移8位，完成该操作需要（）时间
10μS
80μS
100μS
800ms
（10010111）2=（）16
要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要（）片
(11.001)2=()10
若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用（)个触发器
(8C）16=（)10
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
窗体底端
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