基于fir算法的汽车动态称重系统的理论研究.doc

长春理工大学本科毕业设计本科生毕业设计基于FIR算法的汽车动态称重系统的理论研究Theoretical Research of FIR Algorithm-Based in Vehicle Dynamic Weighing Systems学 生 姓 名专 业学 号指 导 教 师学 院毕业设计（论文）原创承诺书1本人承诺：所呈交的毕业设计（论文） ，是认真学习理解学校的长春理工大学本科毕业设计（论文）工作条例后，在教师的指导下，保质保量独立地完成了任务书中规定的内容，不弄虚作假，不抄袭别人的工作内容。2本人在毕业设计（论文）中引用他人的观点和研究成果，均在文中加以注释或以参考文献形式列出，对本文的研究工作做出重要贡献的个人和集体均已在文中注明。3在毕业设计（论文）中对侵犯任何方面知识产权的行为，由本人承担相应的法律责任。4本人完全了解学校关于保存、使用毕业设计（论文）的规定，即：按照学校要求提交论文和相关材料的印刷本和电子版本；同意学校保留毕业设计（论文）的复印件和电子版本，允许被查阅和借阅；学校可以采用影印、缩印或其他复制手段保存毕业设计（论文），可以公布其中的全部或部分内容。以上承诺的法律结果将完全由本人承担！作 者 签 名： 年 月日摘要交通运输业的发展无疑对国民经济建设起到了积极的推动作用，但是号称公路隐形杀手的营运车辆超载现象屡禁不止，其危害是多方面的：加速损坏公路路面，增加公路养护成本；使国家税费大量流失；造成交通事故频繁发生；严重的环境污染；加速车辆的损坏。因此加强公路运输的管理、保障行车安全等问题也显得日趋重要。车辆动态称重，即在非停车的运动状态下的称重，与停车状态下的静态称重相比，其主要特点是节省时间，效率高，使得称重时不至于造成对正常交通的干扰。汽车动态称重是加强公路超限运输、强制实施超限法规等管理现代化、科学化的技术条件。动态车辆称重系统的研究对于保护公路的正常使用有着重要的经济意义和社会价值。关键字：动态称重 称重本体 FPGA FIR 单片机ABSTRACTThe development of communication and transportation industry has undoubtedly played an active role in the construction of national economy. However, the overloading of trucking vehicles, which is known as stealthy killers of the highway, remains incessant in despite of repeated prohibition. Harms created by overloading are of manifolds, accelerating road damage, increasing road maintenance cost, leading to substantial run off of taxation and toll fee, bringing about frequent occurrence of traffic accidents, seriously polluting the environment, speeding up vehicle wear-off etc. So that it becomes more and more important to reinforce control over road transportation. Dynamic weighing, i.e. weighing the vehicle on its moving state, with the characteristic of higher efficiency and time-saving, avoids the disturbance to the traffic in the weighing process, as compared with static weighing. Vehicle dynamic weighing is the technical precondition to the modernized and scientific management of reinforcing overloading control and forcing overloading control regulations. And the study of dynamic weighing system is of economic significance and social value in assurance of appropriate use of the roads.KEY WORDS: dynamic weighing; Weighing noumenon; FPGA; FIR; single chip microprocessor I 目录摘要IABSTRACTII第1章 前言11.1选题背景及意义11.2动态称重概述11.3动态车辆称重系统国内外研究现状21.4 几种动态测试方式及系统3第2章 硬件系统介绍52.1整体设计介绍52.2 FPGA概述62.3 放大滤波电路设计82.4 A/D采集电路设计112.5 显示电路设计132.6 通讯电路设计14第3章 软件设计173.1 FPGA软件设计173.2 FIR算法实现183.3 单片机软件设计253.3.1 动态称重仪表的数学模型253.3.2单片机软件流程图25第4章 结论27第5章 展望和不足28参考文献29致谢1第1章 前言1.1选题背景及意义随着经济的发展和科技的进步，现代交通运输业飞速发展。近几年来我国对公路基础设施特别是高速公路建设的力度逐年加大，全国公路建设完成投资日益增加。交通运输业的发展无疑对国民经济建设起到了积极的推动作用，但是号称公路隐形杀手的营运车辆超载现象屡禁不止，其危害是多方面的1。主要表现在：加速损坏公路路面，增加公路养护成本；使国家税费大量流失；造成交通事故频繁发生；严重的环境污染；加速车辆的损坏等几个方面。因此加强公路运输的管理、保障行车安全等问题也显得日趋重要。依据交通部对车辆轴类型及轴载质量的标准，我们准备对满足我国管理规范要求的全自动车辆动态称重超限管理系统进行实验性研究，为交通部门实施有效的超限管理提供了强有力的手段。鉴于国内车辆超载、超限的严重性，公路交通管理相关部门急于收集当前公路上行驶的车辆车型组成、轴载谱和超重程度、分析超重车辆对路面的损害影响程度，以便估算公路交通部门需为此增加的建设投资，并制定相应的管理措施和法规，为公路运营部门按车重收费提供有效技术手段。同时提高动态称重的精度，提高称重时车辆通过速度、降低称重系统的成本仍是一个未能解决的问题，国内外一直都在探索一种全新型的动态称重方案。如何设计出速度快、抗干扰能力强、准确度高的新型全自动汽车动态称重超限管理系统，对交通部门有效地实施超限管理，保证行车安全、延长公路的使用寿命、降低公路养护的成本、减少环境污染等方面有着显著的社会效益和经济效益。1.2动态称重概述车辆动态称重，即在非停车的运动状态下的称重。与停车状态下的静态称重相比，其主要特点是节省时间，效率高，使得称重时不至于造成对正常交通的干扰。这对公路建设与管理有着极为重要的意义，同时对车辆运输现代化管理也有较大的促进作用。目前较为流行的是轴重称量轴重仪，即分别测出车辆各轴的轴重量，再由测量系统计算出整车重量。在静态称重时，车辆的轮胎平稳地作用于轴重仪称台上，无任何其它外力干扰，能反映真实轴重。因此可以实现高精度测量。动态称重时，车辆以一定速度通过轴重仪测量平台，不仅轮胎对平台的作用时间很短（在几百毫秒以内），而且作用在平台上的力除真实轴重外，还有许多因素产生的干扰力，如：车速、车辆自身谐振、路面激励、轮胎驱动力等。可以说真实轴重被淹没在各种干扰力中，给动态称重实现高精度测量造成很大困难。因此，在外界随机不确定的干扰力作用下如何准确测量真实轴重，就成了动态轴重测试系统的技术难点和关键。就所存在的干扰进行整理、分析综合，从动态测试系统的整体角度探讨能减小或消除这些干扰力影响程度的措施和测试方式，无疑有助于高精度动态称重技术的进步及测试系统的发展1。1.3动态车辆称重系统国内外研究现状 在20世纪60年代末70年代初，国外开始研究高速公路动态车辆称重系统以防止车辆超载对路面所造成的损坏，我国则起步较晚，开始于80年代初期2。1974年，法国取得了一项压电缆动态汽车称重器Vibracoax的专利。1988年，英国研制出了性能优于Vibracoax的新型压电称重传感器Vibetek5。1992年，由欧洲高速公路系统研究实验室联盟(FEHRI)发起，按照欧盟运输委员会(ECTD)的程序框架进行了COST323计划。该计划主要内容就是研究对公路上行驶的汽车进行动态载荷监控的相关问题，其中最重要的是在瑞士进行为期30个月的WIM系统实际应用测试。1994年，欧盟开始进行WAVE(weighing in motion of axleand vehicles for Europe)计划即著名的CET(cold environment test)测试。结果表明德国PAT、美国Mikros等在测量性能方面处于领先水平。2000年ITS年会上展出由美国MSI公司开发的共聚物压电轴传感器，可以同时测量车速、车轴数、轴距及车型分类、动态称重。为了规范世界上的动态称重系统，1990年德克萨斯大学的学者起草了ASTME131890标准3。1）目前，国外汽车动态称重系统的研究以美国和德国水平较高，德国PAT公司生产的产品精度已达到3%4。2）我国高等级公路的发展较国外晚，但超载现象特别严重，尤其是矿产资源富有地区。我国于20世纪80年代出现了带基坑和无基坑两种电子汽车衡5，1994年一种动、静态两用电子轨道衡6在太原钢铁公司通过了鉴定，该产品集动态和静态轨道衡的优点子一身，较好地解决了检测精度与汽车通过速度之间的矛盾。作为国家“八五”重点科技项目，交通部重庆公路科学研究所研制了一种固定式动态汽车称重系统7，该系统轴重误差小于10%，置信度为95%。3）汽车动态称重技术在现实中的应用。发达国家在公路骨干网上普遍设立了车辆动态称重检测设备，对汽车超载现象实施严格管理。目前，国内还没有一家企业能够自主生产汽车动态称重仪，其关键总成或配件依靠进口。本课题主要对动态车辆称重系统进行深入的分析和研究以解决其关键问题。1.4 几种动态测试方式及系统动态称重时，车辆以一定速度通过轴重仪测量平台，不仅轮胎对平台的作用时间很短（在几百毫秒以内），而且作用在平台上的力除真实轴重外，还有许多因素产生的干扰力，如：车速、车辆自身谐振、路面激励、轮胎驱动力等。可以说真实轴重被淹没在各种干扰力中，给动态称重实现高精度测量造成很大困难。因此，在外界随机不确定的干扰力作用下如何准确测量真实轴重，就成了动态轴重测试系统的技术难点和关键。就所存在的干扰进行整理、分析综合，从动态测试系统的整体角度探讨能减小或消除这些干扰力影响程度的措施和测试方式，无疑有助于高精度动态称重技术的进步及测试系统的发展89。1.4.1算术平均测试系统所谓算术平均，即对传感器输出信号进行多次快速数据采集，然后取算术平均值作为测试结果，以滤除随机误差。该测试系统基于高速A/D转换器与单片机数据采集处理功能。当车轮通过称台时，单片机在称重时区段内通过高速A/D转换器对传感器输出信号进行自动快速采集，并将多次采集的数据进行预处理和存储，然后取算术平均，其结果认为是在动态下测试的轴重。从理论上来讲，该系统应能保证一定的测量精度。但是，在实际操作中，会受到若干条件限制（如称量时间较短、模数转换不够快），致使车辆通过速度上限与称量精度相矛盾。而且，由于称台较短，称重时间有限，所采集的数据不可能足够的达到精确平均值，有相当的偏差。因此，依此测试方式研制的轴重仪比较适合于静态称重或低速准动态称重（限速称重）。1.4.2位移积分测试系统由于干扰因素的存在，使行驶车辆在某些固有频率下震动。当车辆通过称台时对称台的作用力波形将由两部分组成，即与轴重成正比的静态分量和由各种谐波成分组成的动态分量（如图1-1所示）。80年代，日本提出了一种位移积分法的测试方式，较好的解决了滤除动态分量干扰问题，大大提高了动态轴重称量精度。其原理大致是：将称重系统的输出信号对一小段位移沿(L1)其长度（L）积分，L1的两端是通过对称的前后排传感器的输出进行比较给定的。图1-1示出了称重的典型波形，图中阴影部分面积用于该测试方式中的计算，以得到接近于轴重的静态分量，消除动态分量。动态分量在积分区间被比较理想的平均了，使车辆震荡造成的干扰影响很小。由于积分是对前后排传感器的输出做出的比较后划分的位移区段进行的，因此即使车辆在较高车速下行使，仍能保证有较高的测试精度。但这需要大量的数据才能保证其精度，其实现起来比较麻烦，这也是目前动态称重系统在提高汽车通过速度时，精度无法保证的关键所在。图1-1 轴重的典型波形1.4.3 FIR数字滤波测试系统本文在参考了以上几种方法以后，提出了一种FIR数字滤波方法，这种方法具有滤波效果好滤波参数修改方便而且容易实现等优点。由于FIR算法的运算量比较大，如果单纯用单片机来实现很难做到实时处理，所以我们用FPGA来实现FIR算法，单片机用来做一些辅助工作。第2章 硬件系统介绍2.1整体设计介绍 由于传感器输出为毫伏级差动信号所以放大器必须为差动。在现场干扰比较严重，其中有传感器本身的干扰，其中共模干扰部分通过差动放大电路可以有效的消除，而串模干扰必须通过低通滤波消除，此时就得考虑滤波电容的大小。如果电容选择的大一些可以有效的消除串模干扰，但是同时滤波电路的输出信号会有一个比较大延迟，对汽车重量的实时测量来说这是不允许的。如果选用的电容比较小，虽然可以保证实时性但 却不能有效虑除干扰信号。所以电容大小的选择必须折中考虑。虽然有一部分干扰信号不能虑除但是可以通过软件滤波实现，比如可以通过平均值方法或者用自适应方法，这就需要CPU有足够的速度来保证计算的实时性，但是这种CPU往往价格比较高昂，所以仍然选用通用微处理器89C51。为了保证信号处理的实时性，我们用硬件完成滤波算法。本设计选用Altera公司的FLEX10K10器件，它具有速度快操作简单等特点。我们用FPGA器件实现数字滤波FIR算法。同时FLEX10K10器件还担任着一些简单逻辑电路设计的任务。其中处理完的数据通过单片机的串口传送到上位机，并且这个串口还用于数码管的显示，而串口切换是由FPGA完成的。图2-1设计整体框图由于本文选用的A/D1674芯片转换时间只有10s，而所设计的电路是每隔20s启动转换一次，所以有足够的时间完成模数转换。汽车轴重台的宽度为40cm，汽车通过轴重台的最大速度为15km/h，这样可以求出汽车通过的最短时间为0.096s。在这段时间里可以采集4800个数据。由于前30ms是传感器的反应时间，除去这部分数据，将剩下的数据进行FIR数字滤波后，噪声被有效的抑制。为了进一步的平滑波形，每8个数据做一次平均，这样就消弱了由于汽车高速通过轴重台时由于颠簸产生的尖峰信号。FPGA的每次滤波包含有FIR运算和8个数据的平均值运算。FPGA每完成一次滤波就会向单片机发一个中断请求，此时单片机读取滤波后的数据。由于选用的A/D是12位，而单片机89C51是8位的，所以经过处理后的数据必须分两次读入。第一次读入低八位，第二次读入高4位，然后对数据处理。此时可以认为单片机接收的数据为滤波后不含有噪声的数据，只要求出此时的最大值就是汽车的真实重量。2.2 FPGA概述 2.2.1 FLEX10K系列器件的功能描述FLEX10K主要由嵌入式阵列块、逻辑阵列块、FastTrack和IO单元四部分组成。1嵌入式阵列嵌入式阵列是由一系列的EAB(嵌入式阵列块)构成的。当要实现有关存贮器功能时，每个EAB提供2048位用来构造RAM、ROM、FIFO或双口RAM等功能。当EAB用来实现乘法器、微控制器、状态机以及DSP等复杂逻辑时，每个EAB可以贡献100到600个门。EAB可以单独使用，也可以组合起来使用。2逻辑阵列逻辑阵列是由一系列的逻辑阵列块(LAB)构成的。每个LAB包含8个LE和一些连接线，每个LE含有一个4输入查找表(LUT)、一个可编程触发器、进位链和级联链，LE的结构能有效地实现各种逻辑。每个LAB是一个独立的结构，它具有共同的输入互连与控制信号，LAB的这种“粗粒度”结构有利于器件布线和高性能的实现，例如8位计数器、地址译码器或状态机。多个LAB组合起来也可以构成更大的逻辑块，每个LAB代表大约96个可用逻辑门。3快速通道（FastTrack）FLEX10K器件内部信号的互连和器件引脚之间的信号互连是由快速通道(FastTrack)连线提供的，它是贯通器件长、宽的快速连续通道。4IO单元图2-2 FLEX10K器件的结构方框图FLEX10K器件的IO引脚是由一些IO单元(IOE)驱动的。IOE位于快速通道的行和列的末端，每个IOE有一个双向IO缓冲器和一个既可做输入寄存器也可做输出寄存器的触发器。当IOE作为专用时钟引脚时，这些寄存器提供了特殊的性能。当它作为输入时，可提供4.2ns的建立时间和0 ns的保持时间；而作为输出时，这些寄存器可提供少于5.7ns的“时钟到输出”的延时时间。IOE具有许多特性，如JTAG编程支持、摆串控制、三态缓冲和漏极开路输出。图3-3是FLEX10K结构的方框图。由图可以看出，一组LE组成了一个LAB，LAB是排列成行和列的，每一行也包含一个EAB。LAB和EAB是由快速通道连接的，IOE处于快速通道连线的行和列的两端。FLEX10K器件还提供了6个专用输入引脚，这些引脚用来驱动触发器的控制端，以确保控制信号高速、低偏移(1.2ns)地有效分配。这些信号使用了专用的布线支路，以便具有比快速通道更短的延迟和更小的偏移。专用输入中的4个输入引脚可用来驱动全局信号，这4个全局信号也能由内部逻辑驱动，它为时钟分配或产生用以清除器件内部多个寄存器的异步清除信号提供了一个理想的方法。 2.2.2 FPGA下载电路设计当电路设计者利用MAX+PLUS 软件工具将电路输入，并且经过编译、优化、仿真，从波形上看已经完全达到最初的要求以后，就应当考虑CPLD器件的系统配置与下载方法了。图2-3 FPGA 下载电路CPLD器件的工作状态分为三种：一种称之为用户状态(Usermode)，指电路中CPLD器件正常工作时的状态；一种则是配置状态(Configuration)，指将编程数据装入CPLD器件的过程，也可称之为构造；第三种就是初始化状态(Initialization)，CPLD器件复位各类寄存器。让IO引脚为逻辑器件正常工作作准备。【8】【9】一、配置方式图2-4 FLEX10K器件的工作状态CPLD器件配置分为两大类：主动配置方式和被动配置方式。主动配置由CPLD器件引导配置操作过程，它控制着外部存贮器和初始化过程；而被动配置由部计算机或控制器控制配置过程。根据数据线的多少将CPLD器件配置分为并行配置和串行配置两类。在FLEX10K10器件正常工作时，它的配置数据贮存在SRAM之中。由于SRAM的易失性，所以每次加电期间，配置数据都必须重新构造，将IO引脚和寄存器初始化之后便进入了用户状态，其各种工作状态如图2-4所示。二、串口下载电缆ByteBlaster原理 我们知道，使用FLEX器件的一个特别突出的优点就是：FLEX器件可以通过在线配置的手段来调整电路结构、延时信息等，这给电路设计人员调试电路带来极大的方便。而并口下载电缆ByteBlaster正是将PC机中的配置信息传送到PCB板FLEX器件中必不可少的器件。ByteBlaster不但可以用来对FLEX系列器件进行配置重构，而且可以用来对MAX 9000以及MAX 7000SMAX 7000A等器件进行编程。ByteBlaster有两种配置模式：被动串行模式(PS)一常用来配置重构FLEX10K、FLEX 8000和FLFX 6000系列器件、边界扫描模式(JTAG)一具有边界扫描电路的配置重构或在线编程。三、ByteBlaster的连接及原理ByteBlaster下载电缆具有以下几部分：与PC机并口相连的25针插座头；与PCB板插座相连的10针插头；25针到10针的变换电路。1ByteBlaster 25针插头。ByteBlaster与PC机并口相连的是一个25针的插头，在PS和JTAG两种模式下具有不同的名称，如表3-2所示。2ByteBlasterl0针插头ByteBlaster的10针插头是与PCB板上的10针插座连接的。表3-3中列出了Byte Blaster在两种不同模式下的各引脚名称。2.3 放大滤波电路设计2.3.1 放大电路的设计当R1=R2 R3=R4时候，上式将变为令R1=3K，R3=100K，则此放大电路的放大倍数为：-33.3倍。 图2-5 第一级差动放大电路 图2-6 第二级放大电路 图2-7 整体放大电路 令VR1=50K，R3=10K，R1=1K，根据此公式可以计算出第二级电路放大倍数为1060倍。同样道理，第三级电路的放大倍数为120倍，所以总的放大倍数为33339960倍。2.3.2 滤波电路的设计利用运放作为有限增益可控源的二阶低通滤波器，其传递函数为：【10】与二阶低通滤波器标准式相比较，得： 图2-8 有限增益低通滤波器对该电路来讲，有R1、R2、C1、C2、H0五个参数可选择，但只有上述三个关系式，因而在元件选择上有一定的自由度；一种方法是令R1=R2=R，C1=C2=C，则有 故当，Q已知时候，有：，当R3=、R4=0时候有：H0=1， 图2-9 二阶滤波电路2.4 A/D采集电路设计模拟信号经过放大隔离后要进行A/D转换变成数字量，计算机才能处理。ADC的最主要性能指标就是分辨率和转换时间，这两条取决于测试设备的精度要求和信号变化速率。由于称重台范围是03000公斤，而要求误差为1公斤以下，所以满足：1/2121/30001/211图2-10 AD1674的工作时序由图可见2-12，AD1674的工作状态由CE、R/、12/、五个控制信号决定，当CE=1，=0同时满足时，才能处于工作状态。当AD1674处于工作状态时，R/=0时启动A/D转换；当R/=1时进行数据读出。12/和端用来控制转换字长和数据格式。=0时启动转换，则按完整的12位A/D 转换方式工作，如果按=1启动转换，则按8位A/D转换方式工作。当AD1674处于数据读出工作状态（R/=1）时，和 12/成为输出数据格式控制端。12/=1，对应12位并行输出；12/=0，则对应8位双字节输出。其中=0时输出高8位，=1时输出低4位，并以4个0补足尾随的低4位。必须指出12/端与TTL电平不兼容，故只能用硬布线接至+5V或0V上。另外在数据输出期间不能变化。表2-1为AD1674逻辑控制真值表。表2-1 AD1674逻辑控制真值表CER/12/工作状态0禁止1禁止1000启动12位转换1001启动8位转换101接1脚（+5V）12位并行输出101接15脚（0V）0高8位并行输出101接15脚（0V）1低4位加尾随4个0根据以上分析得到AD1674与FPGA的接口电路如图3-13所示。图2-11 A/D转换电路图中AD1674的数据总线与FPGA的I/O口直接相连，12/端接5V，按12位并行输出采集数据，、CE、R/端接到FPGA的I/O口，来控制AD启动和读数据。转换结束信号也接到FPGA的一个I/O口，按中断方式确定其是否转换结束。2.5 显示电路设计在单片机系统中，通常用LED数码显示器来显示各种数字或符号。由于它具有显示清晰、亮度高、使用电压低、寿命长的特点，因此使用非常广泛。下面让我们来看电路图2-14，4片74LS164首尾相串，而时钟端则接在一起，这样，当输入8个脉冲时，从单片机RXD端输出的数据就进入到了第一片74LS164中了，而当第二个8个脉冲到来后，这个数据就进入了第二片74LS164，而新的数据则进入了第一片74LS164，这样，当第四个8个脉冲完成后，首次送出的数据被送到了最左面的74LS164中，其他数据依次出现在第一、二、三片74LS164中。图2-12 显示电路图74LS164的实际连线不同则LED的翻译码也不同，实际电路中所使用的译码方式如表3-5所示。 表2-2 显示译码表显示码LED翻译码（16进制）显示码LED翻译码（16进制）0039091F3a11225bC130Dc63499d85549e61641f7171F全灭FF801全亮002.6 通讯电路设计在汽车重量测试系统中，要求能够把测试的数据送到上位机，同时接受上位机的控制命令以便计算机联网组成全自动汽车检测线。这就需要上位微机系统与单片机系统之间进行数据通讯。在MCS-51单片机中有一个异步通信串行接口，能方便的构成双机、多机及PC机串行通信接口。MCS-51的串行口主要有二个物理上独立的串行数据缓冲器SBUF、发送控制器、接收控制器、输入移位寄存器和输出控制门组成。发送数据缓冲器SBUF只能写入不能读出，接收数据缓冲器只能读出，不能写入，二个缓冲器共用一个地址99H。有二个特殊功能寄存器SCON和PCON可用来控制串行口的工作方式及波特率。波特率发生器可用定时器T1或T2构成。2.6.1 相互通道接口设计本系统中要实现单片机与上位PC兼容机的数据通信。在PC兼容机系统中，利用异步通信适配器可实现异步串行通信。该适配器以INS8250通信芯片为核心，配以可进行电平转换的发送器和接收器电路及一些控制逻辑电路，将其做成接口卡的形式，其端口地址范围为3F8H3FFH。利用此异步通信适配器，可以很方便地完成PC兼容机与MCS-51单片机的数据通信。PC兼容机与MCS-51单片机最简单的连接是零调制三线经济型连接，这是全双工通信所必须的最少数目的线路。MCS-51单片机输入、输出电平为TTL 电平，而PC兼容机配置的是RS-232标准串行接口，二者的电气规范不一致，因此要完成PC兼容机与单片机的数据通信，必须进行电平转换。以前大多数单片机系统的RS-232转换接口都采用MC1488和MC1489构成，它需要12V和5V电源供电，而且由两片芯片构成一个RS-232接口，电路相对比较复杂。本系统采用一种新型的单电源RS-232发送/接收器，使电路复杂性大为降低，这就是INTERSIL公司的ICL232芯片。INTERSIL公司的ICL232是单片集成双RS-232发送/接收器，采用单一+5V电源供电，外接至多四只电容，二只电阻便可以构成标准的RS232通信接口，该器件完全符合EIA RS232标准，性能更为可靠。ICL232的功能框图见图3-15所示。由图3-15可见，ICL232的主要组成部分为：一个电荷泵部分，一个双重发送部分和一个双重接收部分。电荷泵部分由二只电荷泵组成，用以实现升压和电压极性转换功能。C1、C2电容值的大小影响输出阻抗，增大电容值可降低输出阻抗。另外，增加接在V和V端的电容C3、C4的值有助于降低V和V端电源方波影响。其接收部分的驱动输出电压在8V左右，接收时，输入超过2.4V则输出为低，输入在0.830V之间则为高。图2-13 ICL232结构框图由ICL232构成的PC兼容机与MCS51单片机之间的通信接口电路如图2-14所示。由图可见，由ICL232构成的通信接口电路简单，工作可靠。图2-14 ICL232功能框图第3章 软件设计3.1 FPGA软件设计通常设计过程可划分为下述的六个步骤11： 设计要求的定义：在从事设计进行编写代码工作之前，必须先对你的设计目的和要求有一个明确的认识。对所需的信号建立时间、时钟输出时间、最大系统工作频率、关键的路径等这些要求，只要有一个明确的定义，这将有助于你的设计，然后再选择适当的设计方式和相应的器件结构，进行设计的综合。用VHDL语言进行设计描述：有了设计要求的定义后，你可以尝试去编写设计代码。但是，我们建议首先应决定设计方式。只有对如何描述你的设计有了一个最佳的认识，才能更为有效的使你编写设计代码，然后再通过综合，进行所需要的逻辑实现。通常的设计方式有三种：自顶向下设计、自底向上设计、平坦式设计。前两种方式包括设计阶层的生成，而后一种是将描述的电路当作单模块来进行的。决定了设计方式以后，根据具体的语法和语义结构，你可以参照你已设定的功能块、数据流状态图等，来进行设计代码的编写。编写一个优化的代码的关键在于要依照硬件的内在要求去思考，特别是，要能向综合软件运行时的思考方式那样去体验如何实现你的设计。原代码模拟：对于大型设计，采用语言模拟器进行设计的原代码模拟可以节省时间。并行工作程序导致电路模拟提前至设计的早期阶段。采用原代码模拟，可以在设计的早期阶段检测到设计中的错误，从而进行修正，以便尽可能的减少对设计日程计划的影响。但对于小型设计，则往往不需要先做原代码模拟，即使做了，意义并不大。因为对于大型设计，其综合、布局、布线往往要花费好几个小时，在综合之前进行原代码模拟，就可以大大减少设计重复和修正错误的次数和时间。当然，大型设计往往是阶层结构的序列子设计和模块的组合。设计综合：设计优化和设计布局布线：综合是把设计描述转换到网表或方程生成的过程。这个过程也可以被解释为设计描述作为输入，而设计网表和逻辑方程作为输出。优化处理依赖于三个因素：布尔表达方式，有效资源类型，以及自动的或用户定义的综合指引。装配是指把通过综合和优化过程所得到的逻辑，安放到一个逻辑器件之中的过程。布局布线工具的好坏对于FPGA设计的性能有着很大的影响。传导延时基本上取决于布线延时，一个优化的布局布线可将电路的关键部分紧密的配置在一起，以消除布线延时。布局布线工具采用一定的算法，指引用户约束和性能估价来选择最佳的布局方式，以逐步实现符合性能要求的优化的布局结果。布局、布线后的设计模块模拟：即使你在设计综合之前进行了设计模拟，在设计被装配之后，还是需要对设计在进行模拟。布局后的模拟不仅可使您能够再一次检测设计的功能，而且还能检查的时序功能，诸如信号建立时间、时钟到输出、寄存器到寄存器的时延。如果实验模拟结果不能满足设计的要求，就需要重新综合并将设计重新装配于新的器件之中，其间不乏反复尝试各种综合过程和装配过程，或选择不同速度的器件。同时，也可以重新观察和分析VHDL原代码，以确认描述使正确有效的。只有这样，取得的综合和装配的结果才会符合你的设计要求。器件编程：在成功地完成设计描述、综合、优化、装配和设计模拟之后，则可以对器件进行编程和继续进行系统设计的其他工作。综合、优化和装配软件将生成一个器件编程所用的数据文件。3.2 FIR算法实现FIR滤波器的h(n) 0nN-1 H(z)= (4-1)据此找不到模拟系统函数H(s)。(因为是的多项式，而非有理分式形式)FIR滤波器频率响应为：【3】【4】 H()= (4-2)nN-1 (4-6)本文采用FIR数字滤波，它是由卷积原理实现，如公式4-13所示。Y(n)= (4-13)其中h(k)为系统滤波参数而x(n)为采集的信号，Y(n)为滤波后的输出信号。由公式4-1和公式4-5可知，可以把FIR滤波器设计成具有线性相位。利用这一情况，可以得到乘法次数少的结构。图4-12画出了这种结构，可直接证明它是式4-1的结构，这个结构需要(N+1)/2次乘法，只是级联或并联结构所需次数的一半，因此实际应用中多数使用这种方法。FIR算法是本文的核心算法，在用VHDL语言实现的过程中需要用到乘法运算和移位卷积运算，本文把主要程序列出，并对程序做了注释和说明。图3-1 FIR算法实现结构图ROM程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all; 加载常用的库函数package rom is 定义的包体subtype lw_int is integer range 0 to 255;声明范围为0-255整型数的子类型function rom(l:lw_int)return unsigned;定义一个rom函数end rom;package body rom is 包体说明function rom(l:lw_int)return unsigned isalias in1:lw_int is l; 声明函数的参数为lw_int类型variable v_in1:unsigned(7