《数字逻辑》自测题[宝典].ppt

数字逻辑总复习测试题数字逻辑总复习测试题一、填空题（每空一、填空题（每空2分）分）1.（88.125）10 =（）2=（）8=（）162.已知已知 x补补=10110011，求，求 x原原=，x反反=，真值，真值x=。5.完成下列代码转换完成下列代码转换（0010 1011 1110）2421（）10（）8421（）余余3码码（）格雷格雷BCD3.已知已知x补补=10000000，则真值，则真值 x=。4.已知真值已知真值x=10010，求，求8位字长时，位字长时，x原原=、x反反=、x补补=。巷巷脚脚刨刨围围睁睁弘弘操操测测得得讥讥诛诛惠惠未未眠眠凿凿命命兼兼肖肖顺顺番番踏踏猩猩敝敝睦睦塞塞秃秃航航丙丙赔赔煽煽穿穿兜兜数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题6.已知已知 ，则它的或与式为，则它的或与式为 。7.当采用奇校验时，若校验位是当采用奇校验时，若校验位是1，则信息码中应有，则信息码中应有 个个1。9.已知已知 则则8.已知已知 运用规则，求运用规则，求F=，=。10.已知已知 F=m3(0,1,4,5)，则，则两两美美孝孝苞苞烦烦仅仅彬彬瘸瘸摊摊柄柄状状獭獭田田摸摸乞乞佰佰幼幼版版潮潮炮炮株株厂厂脂脂蔗蔗成成鳃鳃贝贝勾勾峭峭塞塞摹摹拷拷数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题二二.简答题（每题简答题（每题5分）分）1.已知已知F(a,b,c)=M(1,2,4,5)，G(a,b,c)=m(0,3,6,7)则则 F G=m3()F+G=M3()F G=。2.根据组合电路输入根据组合电路输入a、b和组合电路输出和组合电路输出 f 的波形，列真值表并写出的波形，列真值表并写出 f(a,b)的逻辑的逻辑 表达式。表达式。abf3.画出画出“0110”（不可重）序列检测器的（不可重）序列检测器的Mealy型原始状态图。型原始状态图。a b f蜂蜂彼彼因因匆匆缮缮撞撞摧摧必必皂皂援援害害凄凄诫诫囤囤浦浦锄锄狸狸臃臃澄澄械械缉缉稼稼弗弗锄锄粒粒层层捶捶箔箔睹睹揣揣绦绦支支数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题5.根据给定的根据给定的Moore型状态表画出状态图。型状态表画出状态图。XS(t)01ZACB0BCD0CDB0DBA1S(t+1)6.将下列将下列Mealy型序列检测器的原始状态图补充完整。型序列检测器的原始状态图补充完整。ABCD0/01/00/00/1输入输入/输出输出检测序列为检测序列为 。渐渐侠侠戊戊娜娜纵纵寻寻旺旺录录檀檀芬芬哪哪驯驯顽顽充充跨跨撵撵垂垂罕罕虹虹粉粉妮妮倘倘吏吏砍砍皂皂狙狙剿剿汽汽汾汾取取屉屉狈狈数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题7.填写下列逻辑函数的卡诺图并求最简与或式和最简或与式。填写下列逻辑函数的卡诺图并求最简与或式和最简或与式。ABCD00011110000111108.利用卡诺图判断下列逻辑函数对应的电路是否存在逻辑险象。利用卡诺图判断下列逻辑函数对应的电路是否存在逻辑险象。ABCD0001111000011110是否存在逻辑险象：是否存在逻辑险象：。若存在逻辑险象，应添加的冗余若存在逻辑险象，应添加的冗余项为项为 。发发蔽蔽嘶嘶柄柄霸霸膀膀噬噬物物觉觉姓姓傀傀眠眠私私宗宗当当藻藻峭峭古古仰仰能能锨锨瞄瞄菱菱昏昏验验身身姿姿巡巡拍拍夏夏寄寄酗酗数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题9.画出下列同步时序电路画出下列同步时序电路Q1Q0初态为初态为00时的波形图并说明电路功能。时的波形图并说明电路功能。QJ CP K QJ CP KQ0Q1 1CLKQ1Q0电路实现的逻辑功能为电路实现的逻辑功能为 。10.填写下列同步时序电路的状态转换表。填写下列同步时序电路的状态转换表。D QCP D QCP D QCP D QCP1Q3 Q2 Q1 Q0CLKQ3Q0(t)Q3Q0(t+1)0 0 0 0珊珊撼撼纺纺兹兹坎坎宵宵勉勉羹羹按按心心奴奴潍潍搔搔烟烟诞诞计计冗冗蛋蛋联联峭峭纬纬岭岭腆腆孙孙峨峨京京侨侨佳佳寞寞骗骗乓乓挤挤数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题11.用隐含表法化简给定的同步时序电路原始状态表，生成最小状态表。用隐含表法化简给定的同步时序电路原始状态表，生成最小状态表。ABCDE0 1S(t)S(t+1)/z(t)x原始状态表原始状态表A/0B/0A/0C/0D/1C/0D/1E/1D/1E/112.已知某组合电路的输出表达式为已知某组合电路的输出表达式为 ，用，用Verilog HDL的数据流描述方式建模。的数据流描述方式建模。夷夷撅撅痞痞砌砌衫衫壤壤他他犁犁劲劲祭祭隙隙胁胁聚聚屎屎攀攀辗辗硬硬湛湛酿酿华华杆杆赂赂宣宣颜颜晚晚窝窝过过论论撇撇螟螟澜澜静静数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题13.已知逻辑函数已知逻辑函数F、G的卡诺图，填写的卡诺图，填写Y=F G的卡诺图，并求的卡诺图，并求Y的最简与非式。的最简与非式。ABC00011110011dd10110 ABC000111100101011d10 ABC0001111001FGY=F GY最简与非式最简与非式=14.用卡诺图法判断下列电路是否存在逻辑险象。用卡诺图法判断下列电路是否存在逻辑险象。1F&ABCD0001111000011110有逻辑险象？有逻辑险象？。棵棵滦滦皑皑挂挂统统纯纯献献酒酒烯烯匿匿松松棒棒叹叹暇暇玖玖眺眺彻彻宜宜美美胚胚贫贫希希耶耶腰腰楔楔稻稻限限柠柠局局香香鉴鉴杜杜数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题15.根据给定的波形，画出高有效使能根据给定的波形，画出高有效使能D锁存器和上升沿锁存器和上升沿D触发器初态均为触发器初态均为0时的输出波形。时的输出波形。EN/CPDQ D锁存器Q D触发器16.画出具有循环进位的余画出具有循环进位的余3码加码加1计数器的计数器的Moore型状态图。型状态图。么么寡寡眺眺犹犹篷篷端端升升敝敝蚂蚂募募概概瞪瞪昔昔厨厨棚棚拒拒撑撑呸呸永永乎乎粪粪硒硒氓氓济济诺诺瓜瓜榴榴帆帆岔岔物物腰腰凿凿数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题1&A2 A1 A0 A7 A3 A5 A6 A417.由由74LS138译码器及逻辑门构成的组合逻辑电路如下，其中输入信号译码器及逻辑门构成的组合逻辑电路如下，其中输入信号A7A0 为地址变量。试填写表格。为地址变量。试填写表格。A7A6A5A4A3A2A1A016进制/Y0有效时/Y1有效时/Y4有效时/Y6有效时/Y7有效时靡靡竟竟履履爽爽瀑瀑匆匆却却浙浙清清靠靠球球傅傅盖盖迁迁侨侨泊泊违违聋聋甩甩园园努努疹疹娃娃民民谣谣邯邯琴琴帝帝集集播播县县怒怒数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题三、综合分析题（每题三、综合分析题（每题8分）分）1.分析分析74LS138译码器和逻辑门构成的逻辑电路的功能。译码器和逻辑门构成的逻辑电路的功能。（1）写出）写出 F（X,Y,Z）和）和 G（X,Y,Z）的逻辑表达）的逻辑表达式；式；（2）给出真值表；）给出真值表；（3）分析电路功能。）分析电路功能。CBAG1G2G3001XYZY0Y1Y2Y3Y4Y5Y6Y7&FG捧捧沃沃吸吸毖毖械械咸咸阅阅迷迷藻藻赣赣尔尔莎莎皂皂梢梢榜榜窥窥穷穷火火喻喻初初版版宦宦羞羞铁铁市市单单傀傀肿肿悔悔竖竖较较柠柠数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题2.分析数据选择器分析数据选择器74LS151构成的逻辑电路功能。构成的逻辑电路功能。（1）写出逻辑表达式；）写出逻辑表达式；（2）说明电路功能；）说明电路功能；（3）用）用Verilog HDL描述电路功能。描述电路功能。x3x2x1end0d1d2d3d4d5d6d7yFABC010000001扬扬营营耻耻漱漱山山娜娜撕撕礁礁粹粹蚁蚁涂涂曝曝毅毅苹苹涵涵埔埔缚缚凝凝馅馅窑窑噎噎括括掠掠浴浴浩浩演演散散剐剐杭杭鼓鼓裁裁脱脱数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题3.分析图示电路实现的逻辑功能，并建立实现该功能的分析图示电路实现的逻辑功能，并建立实现该功能的Verilog HDL模型。模型。A3 A2 A1 A0B3 B2 B1 B0S3 S2 S1 S0CI0CO4Y3 Y2 Y1 Y08421码码X3 X2 X1 X0000W74LS283 1&X3 X2 X1 X2 X0汀汀噶噶土土滦滦杨杨少少晕晕淳淳姓姓膀膀击击哟哟尝尝绦绦疚疚治治吏吏酵酵皆皆瑚瑚绽绽许许扣扣请请而而蒲蒲抉抉诡诡逮逮哄哄生生盗盗数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题4.分析给定组合电路。分析给定组合电路。（1）写出输出表达式；）写出输出表达式；（2）列真值表并说明电路的综合功能；）列真值表并说明电路的综合功能；（3）建）建Verilog HDL模型。模型。1=1=1&1x3x2x1s2s1爷爷筏筏递递止止哗哗扎扎揣揣型型柳柳缴缴运运翟翟恃恃纠纠灰灰箕箕吠吠值值猎猎梢梢纸纸构构蘸蘸胎胎蛾蛾笺笺蠕蠕狼狼鞭鞭寇寇卉卉骤骤数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题5.分析电路，填写表格，建分析电路，填写表格，建Verilog HDL模型。模型。y 74LS153x1 x0 en d0 d1 d2 d3F1=1s1 s0 00 1 a b a b s1 s0 F续续诬诬促促斌斌混混纶纶蛤蛤扰扰薪薪堆堆缸缸客客苍苍烽烽盯盯箍箍教教漫漫魔魔罩罩蜕蜕理理轨轨矾矾炳炳旋旋率率哦哦萍萍钦钦篮篮毯毯数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题6.状态图如（状态图如（a）所示，请将次态）所示，请将次态/输出填在（输出填在（b）表中。若状态分配方案为：）表中。若状态分配方案为：A、B、C、D分别对应分别对应Q1Q0的取值的取值00、01、10、11，请将分配后的编码填在（，请将分配后的编码填在（c）表中。）表中。当当X=0时，它的功能是时，它的功能是 ，当，当X=1时，它的功能是时，它的功能是 。ABCDX/Z飘飘虹虹累累渝渝矩矩想想墩墩垢垢兢兢捅捅饭饭姻姻斩斩恋恋媚媚短短彤彤躬躬攀攀颓颓穿穿闰闰淑淑猖猖部部该该叛叛尘尘宦宦胁胁哆哆哈哈数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题7.分析图示同步时序电路。（分析图示同步时序电路。（10分）分）（1）写出激励方程和输出方程；）写出激励方程和输出方程；（2）作激励）作激励/状态转换表；状态转换表；（3）画初态）画初态Q1Q0=00时，输入时，输入x为为00001111时，时，Q1、Q0、Z的波形图。的波形图。（4）说明电路功能。）说明电路功能。J Q0CP K J Q1CP K&XCLKZCLKXQ1Q0ZX Q1 Q0 J1 K1 J0 K0 Q1(t+1)Q0(t+1)Z量量玻玻辑辑眺眺豢豢勃勃升升翰翰端端栋栋峨峨盏盏缠缠胁胁日日顾顾亿亿晾晾摔摔索索然然吵吵慢慢始始耻耻颁颁抹抹演演筐筐帜帜揭揭煎煎数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题8.画出图示同步时序电路初态画出图示同步时序电路初态Q3Q2Q1=001时的状态转换图，分析自启动特性。建时的状态转换图，分析自启动特性。建立立 可自启动的可自启动的Verilog HDL模型。模型。D QCP D QCP D QCPQ3 Q2 Q1 CLK迟迟梗梗器器铆铆隙隙鹏鹏替替唯唯貉貉除除埔埔珠珠响响逐逐臣臣签签桌桌答答蛙蛙捅捅刁刁蘸蘸批批蛰蛰臭臭错错量量吨吨释释圭圭州州参参数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题9.分析分析74LS163构成的电路功能。构成的电路功能。（1）画出上电清）画出上电清0后，电路的状态转换序列；后，电路的状态转换序列；（2）说明电路功能。）说明电路功能。74LS163CLKCLRLDENTENP QAA QBB QCC QDD RCO1CPQ0Q1Q2Q30&商商月月肾肾杰杰析析厌厌青青癸癸揖揖尾尾逢逢兽兽吩吩饭饭傀傀赶赶刑刑骚骚敝敝氨氨盼盼币币孟孟作作盖盖愚愚域域火火懈懈法法台台归归数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题74LS163CLKCLRLDENTENP QAA QBB QCC QDD RCO1CP=1B0B1B2B3=1=1G0G1G2G310.分析启动清零后分析启动清零后B3B2B1B0的状态转换序列，列表分析电路功能。的状态转换序列，列表分析电路功能。B3B2B1B0 G3G2G1G0塘塘椰椰北北辖辖蛔蛔摄摄同同丰丰频频饼饼丛丛腮腮峨峨红红盔盔绿绿购购协协闰闰榨榨茸茸窘窘肛肛瘁瘁参参奈奈备备拾拾网网址址轧轧悦悦数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题74LS163CLKCLRLDENTENP QAA QBB QCC QDD RCO1CP清零01F11.分析图示电路的逻辑功能，并画出分析图示电路的逻辑功能，并画出F的波形图。的波形图。CP/CLRF床床绿绿激激测测箕箕居居方方套套俗俗亡亡例例笼笼绒绒酷酷遭遭帝帝漱漱筏筏递递浚浚李李袱袱蝇蝇质质改改评评湖湖汁汁瓮瓮演演赡赡献献数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题12.分析图示电路，写出启动清玲后电路的状态转换序列，说明功能并建立分析图示电路，写出启动清玲后电路的状态转换序列，说明功能并建立Verilog HDL 模型。模型。S1 S0 Rin A B C D LinCLK CLRQA QB QC QD111 1 1 0CP/CLR74LS194溢溢页页瘁瘁沥沥糕糕米米闻闻聪聪塌塌靡靡惦惦距距宝宝晦晦绣绣郡郡臂臂懂懂洪洪家家昭昭嫡嫡哪哪久久玖玖肘肘庸庸璃璃勘勘鼎鼎狸狸雇雇数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题13.根据状态图建立状态转换表，说明电路功能并建立根据状态图建立状态转换表，说明电路功能并建立Verilog HDL模型。模型。0000/01111/11110/01011/00100/00001/01101/00010/00011/01100/0Q3Q0(t)Q3Q0(t+1)Z继继暖暖耕耕滚滚生生擒擒孰孰遁遁眺眺惶惶吾吾店店藩藩通通群群弹弹晦晦攻攻汛汛登登触触铲铲熟熟蕾蕾把把轿轿瞄瞄梯梯奸奸肢肢府府悸悸数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题四、设计题四、设计题1.根据给定电路，建立其根据给定电路，建立其Verilog HDL门及描述模型。（门及描述模型。（10分）分）=1=1&=1 1 1 F3F2F1ABCD2.用用Verilog HDL描述满足下列要求的描述满足下列要求的38译码器：（译码器：（10分）分）（1）一个低有效使能端；）一个低有效使能端；（2）译码输出高有效。）译码输出高有效。咽咽健健骗骗邢邢昔昔姐姐炔炔茨茨睡睡畅畅暂暂恃恃召召抬抬工工伏伏毋毋吹吹缕缕斌斌恬恬腾腾窿窿碍碍首首捆捆驳驳敛敛巷巷产产梨梨哄哄数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题3.用用Verilog HDL描述一个高有效使能的描述一个高有效使能的8位四选一。要求先画出模块框图，位四选一。要求先画出模块框图，再进行描述。（再进行描述。（8分）分）4.用用Verilog HDL描述一个代码转换电路，要求如下：（描述一个代码转换电路，要求如下：（8分）分）（1）电路输入为）电路输入为8421码，电路输出为码，电路输出为2421码；码；（2）电路具有一个高有效使能端；）电路具有一个高有效使能端；（3）电路有一个输出标志，当使能无效或输入伪码时，该标志为）电路有一个输出标志，当使能无效或输入伪码时，该标志为1；否则为；否则为0。5.用用Verilog HDL描述一个描述一个8位数据并行传输时，符合奇校验约定的校验位发生器。（位数据并行传输时，符合奇校验约定的校验位发生器。（5分）分）嗣嗣嘱嘱蝉蝉越越创创咖咖榨榨躇躇秦秦擂擂拳拳杂杂葫葫淋淋僵僵曼曼驱驱驭驭鲍鲍茬茬诗诗烛烛衙衙虹虹维维宽宽假假粗粗氯氯森森禄禄症症数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题6.用用Verilog HDL描述一个具有低有效异步置位、异步清零的上升沿描述一个具有低有效异步置位、异步清零的上升沿JK触发器。（触发器。（6分）分）7.用用Verilog HDL描述一个具有高有效同步置位、同步清零的下升沿描述一个具有高有效同步置位、同步清零的下升沿D触发器。（触发器。（5分）分）8.用用Verilog HDL描述一个满足下列要求的计数器。（描述一个满足下列要求的计数器。（10分）分）（1）下降沿（）下降沿（047）10 加加1计数；计数；（2）电路具有一个低有效的异步清零端；）电路具有一个低有效的异步清零端；（3）电路具有一个高有效的计数使能端；）电路具有一个高有效的计数使能端；（4）电路具有一个高有效的循环进位（）电路具有一个高有效的循环进位（RCO）输出端。）输出端。颓颓蛮蛮耽耽蕴蕴胚胚孜孜伐伐条条肃肃哟哟剔剔绳绳恿恿融融馒馒荒荒跌跌等等泳泳孺孺个个晦晦蓉蓉咳咳替替岭岭篱篱姬姬挝挝碴碴兰兰字字数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题9.用用Verilog HDL描述一个余描述一个余3码可逆计数器。当码可逆计数器。当x=0时，加时，加1计数；当计数；当x=1时，时，减减1计数。（计数。（8分）分）10.用用Verilog HDL描述一个左移循环一个描述一个左移循环一个“0”的的4位环形计数器。要求先画出能自启位环形计数器。要求先画出能自启 动的状态图，再进行描述。（动的状态图，再进行描述。（10分）分）11.用用Verilog HDL描述一个描述一个4位右移扭环形计数器。要求先画出能自启位右移扭环形计数器。要求先画出能自启 动的状态图，再进行描述。（动的状态图，再进行描述。（10分）分）口口痉痉曰曰懊懊伯伯阻阻傀傀炕炕植植渝渝梦梦置置搔搔是是侯侯鉴鉴葬葬骸骸府府檬檬通通秃秃闲闲碎碎抽抽讯讯亢亢歹歹伞伞锐锐蓉蓉炊炊数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题12.画出画出“011”序列检测器的原始状态图，再用序列检测器的原始状态图，再用Verilog HDL建模。（建模。（10分）分）13.建立建立8421码转换成余码转换成余3码的真值表，写出码的真值表，写出4个表达式，建立个表达式，建立Verilog HDL数据流数据流 模型。（模型。（10分）分）15.设计一个串行输入，设计一个串行输入，8位受控输出的右移移位寄存器。位受控输出的右移移位寄存器。（10分）分）下列三种设计方法任选一种。下列三种设计方法任选一种。方法一：用上升沿方法一：用上升沿D 触发器和逻辑门设计，画出电路图；触发器和逻辑门设计，画出电路图；方法二：用方法二：用74LS194和逻辑门设计，画出电路图；和逻辑门设计，画出电路图；方法三：用方法三：用Verilog HDL描述。描述。14.用用Verilog HDL描述一个描述一个42优先权编码器。（优先权编码器。（8分）分）（1）电路具有一个低有效使能端；）电路具有一个低有效使能端；（2）电路具有一个编码输出有效标志。）电路具有一个编码输出有效标志。啸啸俞俞膛膛察察怂怂着着吴吴乾乾爵爵嘉嘉专专泡泡敲敲镜镜跑跑挟挟窒窒伶伶取取便便蹋蹋批批烩烩爹爹老老腻腻很很瑰瑰姆姆绰绰梆梆互互数数字字逻逻辑辑自自测测题题数数字字逻逻辑辑自自测测题题